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解決OpenWRT CC版本，MT7621平臺下時鐘/時間過快問題
前言
前段時間發現自己的7621板子經常出現時間不準的原因，一開始以爲是校時服務ntpd出了問題，所以殺死已經存在的進程，手動運行校時程序發現校時是可以成功的，經過很長一段時間觀察，後來發現系統所謂的1秒要比實際的1秒快，有一點可以很明顯的看出，當sleep 60的時候，大概54秒就結束了，後來發現問題出在CPU頻率上
注：該方法只適用於cc版本的MT7621平臺，其他平臺或者固件並未驗證
解決方法
- 文件
要修改的文件路徑爲~/chaos_calmer/build_dir/target-mipsel_1004kc+dsp_uClibc-0.9.33.2/linux-ramips_mt7621/linux-3.18.21/arch/mips/ralink/mt7621.c - 具體修改
#define SYSC_REG_CUR_CLK_STS 0x44
#define CPU_CLK_SEL (BIT(30) | BIT(31))
+#define MEMC_REG_BASE 0x5000
#define MT7621_GPIO_MODE_UART1 1
#define MT7621_GPIO_MODE_I2C 2
#define MT7621_GPIO_MODE_UART3_MASK 0x3
int fbdiv = 0;
u32 clk_sts, syscfg;
u8 clk_sel = 0, xtal_mode;
- u32 cpu_clk;
+ u32 cpu_clk, sys_clk;
if ((rt_sysc_r32(SYSC_REG_CPLL_CLKCFG0) & CPU_CLK_SEL) != 0)
clk_sel = 1;
cpu_fdiv = ((clk_sts >> 8) & 0x1F);
cpu_ffrac = (clk_sts & 0x1F);
cpu_clk = (500 * cpu_ffrac / cpu_fdiv) * 1000 * 1000;
+ if (((clk_sts >> 16) & 0x7) == 3)
+ sys_clk = cpu_clk / 3;
+ else
+ sys_clk = cpu_clk / 4;
break;
case 1:
- fbdiv = ((rt_sysc_r32(0x648) >> 4) & 0x7F) + 1;
+ fbdiv = ((rt_sysc_r32(MEMC_REG_BASE + 0x648) >> 4) & 0x7F) + 1;
syscfg = rt_sysc_r32(SYSC_REG_SYSCFG);
xtal_mode = (syscfg >> 6) & 0x7;
if(xtal_mode >= 6) { //25Mhz Xtal
cpu_clk = 25 * fbdiv * 1000 * 1000;
} else if(xtal_mode >=3) { //40Mhz Xtal
- cpu_clk = 40 * fbdiv * 1000 * 1000;
+ cpu_clk = 20 * fbdiv * 1000 * 1000;
} else { // 20Mhz Xtal
cpu_clk = 20 * fbdiv * 1000 * 1000;
}
+ if (syscfg & BIT(5))
+ sys_clk = cpu_clk / 4;
+ else
+ sys_clk = cpu_clk / 3;
break;
}
- cpu_clk = 880000000;
+
ralink_clk_add("cpu", cpu_clk);
ralink_clk_add("1e000b00.spi", 50000000);
ralink_clk_add("1e000c00.uartlite", 50000000);
ralink_clk_add("1e000d00.uart", 50000000);
}
注：其中+號之後的行表示新增加的，-號之後的表示需要刪除的行