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高速PCB板設計
由於I/O的信號的快速切換會導致噪聲產生、信號反射、串擾、地反彈，所以設計時必須注意：
1. 電源滲透並平坦分佈到所有器件中以減少噪聲；
2. 爲信號（包括時鐘和差分信號）使用建議的佈線技巧；
3. 阻抗匹配和終端設計估計；
4. 終止信號和傳輸線以減少信號反射；
5. 最小化並行走線的串擾；
6. 減少地反彈的影響。
電源過濾和分佈
所有電路板和器件上乾淨、平臺分佈電源Vcc可以減少系統噪聲。
濾除由供電源處產生的低頻（<1kHz）噪聲，建議就近供電源入口處放置100uF的電解電容；若使用電壓調整器，直接放置電容到最終給器件供電的Vcc處。電容不經濾除供電源產生的低頻噪聲，而且也能爲許多輸出切換同時發生時提供額外的電流。
另一種濾除供電源噪聲的方法是串入一個鐵氧體磁珠，並就近磁珠放置一個10uF-100uF的旁路電容。一個合理的終端、佈局、濾波的設計不需要磁珠，使用一個0歐姆的電阻取代即可。
爲了濾除器件中的高頻噪聲，建議就近Vcc和GND放置退耦電容。
電源分佈也會影響系統噪聲。總線分佈的電源和電源面（獨立電源層）都會散佈電源到PCB中。通常兩層板的電源採用總線分佈式，PCB的密度限制了走線寬度，電源總線有DC阻抗，總線上最後的元件接收到Vcc可能會被削減了最多0.5V。因此，建議使用獨立的電源層傳播電源，可以有效降低DC阻抗。
關於模擬電源和數字電源，如果無法做到使用獨立的層，那麼應該進行電源平面的切割。圖2就是PLL電源供電隔離的例子。
減少電源分佈產生的系統噪聲：
1. 爲平坦式電源分佈使用獨立的模擬電源供電；
2. PLL電源供電避免走線和多信號層；
3. 靠近PLL電源供電面仿真一個地層面；
4. 只能把模擬和數字元件放置在它們相應的地平面上；
5. 使用磁珠隔離 PLL供電源和數字供電源。
傳輸線和信號走線
快速切換導致噪聲產生、信號反射、串擾、地反彈的不同程度，取決於PCB原材料結構特性。PCB板的介電常數Er，決定了信號在板上的傳輸速率，下面的公式即介電常數和信號傳播速率的關係（C = 光速 = 3× (10的8次方) m/s）：
Vp = C / (Er開根號)
計算信號在PCB板上的傳播延時Tpd = l / Vp 。
一條信號走線是採樣集總線還是分佈線取決於信號切換時間（Tr）是否大於4被的Tpd 。
集總線：Tr > 4 × Tpd
分佈線：Tr < 4 × Tpd
微波傳輸線和帶狀傳輸線的走線如下：
時鐘信號佈線
推薦以下的時鐘佈線技巧：
1. 避免過多的繞轉，時鐘走線應該儘可能的走直線；
2. 儘量讓時鐘信號只走一個信號層；
3. 時鐘信號傳輸中避免打過孔，因爲過孔會導致阻抗變化和反射；
4. 以微波傳輸線方式走時鐘信號線（頂層更合適）；
5. 靠近外層布地面以最小化噪聲干擾，如果你使用內層走時鐘信號，使用地平面夾着一減少延時；
6. 合適的終結時鐘信號線。
差分信號走線
推薦以下的差分信號走線技巧：
1. 保證圖中的D > 2S以最小化串擾；
2. 在信號離開器件後，儘可能的靠近兩條差分信號對，最小化信號反射；
3. 在兩條差分信號對的整個走線過程中保持恆定的距離；
4. 保持兩條差分信號對的走線長度一致，最小化偏斜和相位差異；
5. 避免使用過孔，最小化匹配阻抗和感應係數。
阻抗匹配和終端設計
爲了消除信號反射，源阻抗Zs必須等於走線阻抗Zo，也必須等於負載阻抗ZL。負載阻抗通常會高於走線阻抗，走線阻抗高於源阻抗。爲了消除信號反射，串入或者併入一些電阻達到ZL或Zs與Zo相匹配。
並行方式很多，下面介紹常用的串行匹配方式。串行匹配電阻主要是爲了削弱次級反射。經驗值推薦爲33歐姆。例如我們常在時鐘信號的走線上串入一個33歐姆的電阻。
串擾
串擾是指並行走線之間有害的耦合。兩種類型的串擾：前向（電容性的）和後向（感應性的）。前向串擾主要是由於兩個長的並行信號之間的相互電容導致，其中一個信號跳變時會影響另一個信號線。後向串擾常發生在磁性區域，其中一個信號對另一個信號的影響。
下圖是並行走線的長度與串擾程度的關係。
爲了有效減低並行走線間的串擾，必須保證兩個並行走線的信號的中心距離大於4倍的走線寬度，如下圖。
此外，如果它們之間的走線距離無法得到保證，那麼拉近地面與並行走線信號間的距離也可以有效削弱串擾的影響。下面是不同的地平面與信號間的距離對信號串擾的影響程度。
地反彈
解決辦法：
1. 儘可能的給Vcc/GND對添加退耦電容；
2. 退耦電容儘可能靠近器件的電源和地；
……