fpga基礎知識誤點

-,verilog if條件中能用posedge作爲判斷條件嗎?

不可以，因爲一般你的always塊是上升沿觸發的，在一個上升沿中捕捉另一個上升沿，是不太現實的。。你可以給他來個緩存賦值，通過判斷此刻的值和上一個時鐘時的值是否不同，來實現判定某個變量變化的目的。。

可以做一個出來，a_last<=a; if(a&&~a_last)就是上升沿了

二，狀態機，當把狀態循環在本狀態時 ，會導致前面的輸入沒有作用，出現警告

s1:
begin
theta<=prime_a+count;
state<=s1;
end

Warning: Design contains 3 input pin(s) that do not drive logic
Warning (15610): No output dependent on input pin "W"
Warning (15610): No output dependent on input pin "V"
Warning (15610): No output dependent on input pin "U"

三 modesim不支持原理圖仿真，，需要轉化成hdl語言，還有宏功能模塊的庫需要添加到modesim中。rom模塊的mif文件，modesim也不支持二進制格式，無法進行仿真