寫在前面
計組實驗又要用vivado和basys3板子了…上學期做數電實驗也是用這兩個東西，踩了各種坑，簡直是心裏陰影。這個學期主要是用vivado寫CPU，用verilog HDL硬件編程語言，預計這個學期也會遇到各種各種坑，所以打算把每個坑都記錄下來，算是記錄一下遇到的各種問題和解決方案。
跑馬燈實驗
這個實驗主要是用Verilog HDL語言寫出分頻器和38譯碼器，代碼老師已經給出了，主要是讓我們熟悉一下vivado的使用和Verilog HDL語法。建好各源文件，複製好代碼後，開始做模擬，出現以下報錯：
[USF-XSim-62] ‘compile’ step failed with error(s) while executing ‘D:/led_8lights/led_8lights.sim/sim_1/behav/compile.bat’ script. Please check that the file has the correct ‘read/write/execute’ permissions and the Tcl console output for any other possible errors or warnings.
把報錯信息直接複製到網上，也沒有找到確切的解決方法，有重裝軟件的，也有說是代碼寫錯的。自己花了大把時間嘗試各種解決方法，重新創建源文件，重裝軟件，都沒有效果，浪費了2個小時的實驗課時間。後來突然想到或許可以到日誌文件裏找到錯誤的原因，於是就打開工程文件中D:\led_8lights\led_8lights.sim\sim_1\behav這個目錄，找到一個叫做compile.log的文件，內容如下（經過換行整理），裏面有具體的信息，是38譯碼器源文件出現問題了，似乎還給出了行數（v:38）
打開源文件，找到出錯的行數，這裏複製的時候不知道什麼原因空格少了…語法檢查也沒有檢查出來
改成正確的代碼後就可以正常模擬了
