写在前面
计组实验又要用vivado和basys3板子了…上学期做数电实验也是用这两个东西，踩了各种坑，简直是心里阴影。这个学期主要是用vivado写CPU，用verilog HDL硬件编程语言，预计这个学期也会遇到各种各种坑，所以打算把每个坑都记录下来，算是记录一下遇到的各种问题和解决方案。
跑马灯实验
这个实验主要是用Verilog HDL语言写出分频器和38译码器，代码老师已经给出了，主要是让我们熟悉一下vivado的使用和Verilog HDL语法。建好各源文件，复制好代码后，开始做模拟，出现以下报错：
[USF-XSim-62] ‘compile’ step failed with error(s) while executing ‘D:/led_8lights/led_8lights.sim/sim_1/behav/compile.bat’ script. Please check that the file has the correct ‘read/write/execute’ permissions and the Tcl console output for any other possible errors or warnings.
把报错信息直接复制到网上，也没有找到确切的解决方法，有重装软件的，也有说是代码写错的。自己花了大把时间尝试各种解决方法，重新创建源文件，重装软件，都没有效果，浪费了2个小时的实验课时间。后来突然想到或许可以到日志文件里找到错误的原因，于是就打开工程文件中D:\led_8lights\led_8lights.sim\sim_1\behav这个目录，找到一个叫做compile.log的文件，内容如下（经过换行整理），里面有具体的信息，是38译码器源文件出现问题了，似乎还给出了行数（v:38）
打开源文件，找到出错的行数，这里复制的时候不知道什么原因空格少了…语法检查也没有检查出来
改成正确的代码后就可以正常模拟了
