ZUKEN高端軟件CR5000入門到精通教程 附軟件下載地址
設計過程
Z U K E N
軟件安裝對系統的配置要求PC…4
軟件模塊組成及資源文件設置…4
軟件功能模塊…4
資源文件設置…4
工程設計目錄及源文件準備…5
建立工作目錄…5
設置環境變量…5
建立庫源文件…5
拷貝系統庫源文件…5
設立庫路徑…5
CDB器件庫的構造…8
建立F
庫…9
生成P
…9
生成P
…10
生成F
…14
生成P
…16
建立P
元件庫…16
生成F
…16
生成P
ASSIGN…17
生成P
…18
原理圖輸入…21
LCDB 元件庫的提取…21
生成空的LCDB文件
.PRF…21
提取LCDB…22
原理圖輸入…22
生成PCB數據*.
和*.RUF…24
建立技術庫TECHNOLOGY LIBRARY…26
建立設計規則庫DESIGN RULE LIBRARY…28
定義G
…29
定義P
WIDTH…29
定義D
RULE STACK…30
定義
WIRING WIDTH STACK…31
定義設計規則…31
定義B
SPECIFICATION…31
定義B
RULE…31
定義L
-IRRELEVANT CLEARANCE…32
定義L
RULE…32
定義P
…32
PCB設計數據的生成…33
輸入數據和輸出數據…33
生成PCB 設計文件…33
PCB版圖設計…34
繪製
PCB板結構尺寸及佈局區…34
檢查器件佈局…35
佈局和佈線…36
調用自動佈線器R
EDITOR…37
軟件安裝對系統的配置要求PC
Windows95(僅SD支持)Windows NT4.0Windows2000
並安裝有TCP/IP網絡協議
Pentium 166MHz以上
1280x1024256色以上
450MB以上
128MB以上推薦配置256MB以上
150MB以上推薦配置250MB
軟件模塊組成及資源文件設置
功能
Manager CDB 庫編輯器
用於產生Footprint, Package及Part
Design Common Environment 定義技術庫及設計規則庫
PCB設計工具
Board Generation tool 生成PCB設計數據
Change Design Rule tool 編輯當前PCB設計規則
PC board Shape Edit tool 繪製板機械尺寸圖
Floor Planner 檢查佈局
tool 佈局佈線
Artwork tool 編輯並檢查阻焊,絲印等製造用數據
編輯製造規則
生成光繪數據
tool 生成鑽孔數據
原理圖及符號編輯器
資源文件設置
屬性定義文件 定義各類對象的屬性
功能類型定義文件 定義器類型位號起
定義字體線寬線
符號電路塊
缺
標記等
環境資源文件 定義圖紙柵格
屬性顯示
備份間隔等
設定器件搜索的第一關鍵字
的存放路經 用於從CDB提取LCDB
庫路經文件 用於設置以下庫的路徑
器件庫
技術庫
設計規則庫
加工規則庫
拼板模板庫
BD屬性定義文件 定義各類對象的屬性
$ZCSROOT/info/cdbabst.rsc LCDB的生成規則 定義在從CDB提取
時的
目標位置
屬性命名規則等
工程設計目錄及源文件準備
建立工作目錄
c:\home\school 及其子目錄 c:\home\school\cdb
c:\home\school\rule.rul
設置環境變量
系統>環境 中設置環境變量 home,值爲c:\home\school
建立庫源文件
CR5000各庫器件庫搜索數據庫技術庫設計規則庫加工規則庫拼板模板庫
首先要在資源文件/cr5000/zue/info/library.rsc中設立它們各自的存放路徑:
拷貝系統庫源文件
(master library resource file) $ZUEROOT\info\library.rsc 到
設立庫路徑
local library.rsc文件爲以下內容
Resource File for CR-5000
96\05\30 16:51:32 $
1.1 $
“\home\school\cdb\school.prt” part庫文件路徑
“\home\school\cdb\school.pkg” Package庫文件路徑
“\home\school\cdb\school.ftp” Footprint庫文件路徑
note: You can’t describe node name .
“\home\school\cdb” 庫搜索數據存放目錄
“\home\school\tch\school.tch” 技術庫文件路徑
note: Add the suffix “.rul” to the DesignRule directory name.
“\home\school\rule.rul” 設計規則庫存放目錄
“\home\school\mrdb\pro.mrdb” 加工規則庫文件路徑
“\home\school\pnl\template” 拼板模板庫存放目錄
器件庫的構造
Component Manager
圖1
則請退出Comonents Manager,並檢查資源文件
: SN74LS04, SN74LS245, 電阻4.7K.
由part庫(.prt)package庫(.pkg)footprint庫(*.fpt)三者組成.
庫定義器件的封裝及其所用的盤盤堆棧
庫用以指定器件的封裝名及其類型
庫用以描述邏輯構成pin分配指定封裝器件特性等
CDB中的存放結構可知其登錄流程主要分爲三大部分
Footprint登錄Pad ?Padstack?Footprint
Package登錄
1Pad參數化登錄 2Pad圖形化登錄 3padstack登錄 4footprint登錄 5package登錄 6function登錄 7Pin assignment登錄 1抽出LCDB 2編輯LCDB 3原理圖符號登錄 原理圖用LCDB選擇 8part登錄工具 Part庫路徑 Package庫路徑 CDB庫
Part登錄邏輯單元定義Function?Pin assignment?封裝對應
建立Footprint庫
生成Pad
Pad Generator 圖標 (在第8頁圖1中)
.
首先生成圓形Pad:
1)在Pad Shape中選擇Pad形狀Circle. 2)執行Edit > Parametric Pad Generator, 出現下面參數化定義工具. 3)在Pad Name Creating Format 中輸入C? ,表示將要生成的Pad名以C爲前綴 4)在Pad Name Auto-creating Parameter中: Default設爲0.1,步長設爲0.1 5)Flash Mode 設爲ON表示一次成型, OFF爲細線填充方式. 6)在Pad Shape Auto-creating Parameter中:Pad直徑最小值設爲0.1,最大值設爲2.0, 長設爲0.1 7)Apply後生成圓形Pad如圖所示.
Pad:
Pad: 在Pad Shape中選擇Pad形狀Square,
Pad Shape中選擇Rectangle.
, 選擇Append New
Padname和參
其它輸入與圓形Pad 相同 Apply後得到方型Pad. 執行Edit > Parametric Pad Generator 在Pad Name Creating Format中輸入S?
Thermal Pad:
Rectangle Pad同樣的
Round
…
生成Padstack
Padstack Editor圖標 (在第8頁圖1中)
是指器件的端子形狀走線過孔所使用的圖形如1個DIP型端子它作爲
是由孔A面導體形狀1個PadA面阻焊1個PadB面阻焊1個Pad
面導體形狀1個Pad共同組成所以在定義footprint層時需根據不同的目的用途來
這樣在生成PCB數據時根據層映射來確定footprint的數據
footprint層:
Utility > Define
Footprint的層:
Layer Name輸入Footprint的層名.
Layer Type中設定層的類型.
OK.
Layer Type 用途
Conductor 導體層
Conductor 導體層
Resist layer 阻焊層
Resist layer 阻焊層
Component Area(for A-side) 器件放置層
Component Area(for B-Side) 器件放置層
Hole layer 孔層
Hole layer 孔層
Inhibit layer 禁止層
Inhibit layer 禁止層
Inhibit layer 禁止層
Inhibit layer 禁止層
Inhibit layer 禁止層
Inhibit layer 禁止層
Inhibit layer 禁止層
Inhibit layer 禁止層
Inhibit layer 禁止層
Metal mask layer 金屬網板層
Undefine layer 未定義層
Symbol mark layer 絲印層
Padstack:
padstack名VC1.5-0.8
padstack是否是通孔
DIP類選Through
類選Non-though
Buildup屬性, 選OFF
Footprint層選擇相應大小
Padstack窗口列表中雙擊鼠標左鍵
Pad
Pad後OK.
類Padstack 設定Hole: 0.8
…
Padstack VC1.5-0.8, VC1.3-0.7, VC1.4-0.8, SQ1.5-0.8, SMD1.2-0.6.
Connect Unconnect Thermal Clearance Hole
C1.5 C1.5 TC2.2-1.2 C2.0
C1.7 C1.7
Padstack Name VC1.5-0.8
?0.8 Buildup Via OFF Penetration Through Plating Preseng
Connect Unconnect Thermal Clearance Hole
C1.3 C1.3 TC1.8-1.0 C1.8
C1.5 C1.5
Padstack Name VC1.3-0.7
?0.7 Buildup Via OFF Penetration Through Plating Preseng
Connect Unconnect Thermal Clearance Hole
C1.4 C1.4 TC2.2-1.2 C2.0
C1.6 C1.6
Padstack Name VC1.4-0.8
?0.8 Buildup Via OFF Penetration Through Plating Preseng
Connect Unconnect Thermal Clearance Hole
C1.5 C1.5 TC2.2-1.2 C2.0
C1.7 C1.7
Padstack Name SQ1.5-0.8
?0.8 Buildup Via OFF Penetration Through Plating Preseng
Connect Unconnect Thermal Clearance Hole
R1.2-0.6
R1.4-0.8 R1.4-0.8
R1.2-0.6 R1.2-0.6 Padstack Name SMD1.2-0.6
Buildup Via OFF Penetration Non-through Plating None
File > Open 查看已做好的Padstack,
Padstack, 可在右邊窗口中選
, OK.
生成Footprint
Footprint Editor圖標 (在第8頁圖1中)
Footprint編輯窗口
在Footprint Name中輸入Footprint 名: SOP14.
點擊Parametric Registration圖標
Select Shape 窗口.
選擇DIP/SOP器件封裝類型圖標
DIP/SOP參數化自動產生Footprint 工具窗口. 見下頁.
點Layer Parameters, 雙擊Symbolmark右邊空格處, 在彈出的窗口中選Comp-symbol, OK.
點Padstack Parameters, 雙擊Padstack右邊空格處, 在彈出的窗口中選SMD1.2-0.6, OK.
在表格中輸入管腳數, 絲印形狀等參數, 值與下頁圖中相同, OK後自動產生Footprint SOP14.
將Active Layer 置爲Comp-areaA.
在右邊Input菜單中點Rectangle圖標
畫器件佈局邊框…
的產生過程與上述SOP14相同.
:
Dip20:
點Padstack Parameters, Padstack 選VC1.5-0.8, First Term 選SQ1.5-0.8
輸入的參數如下表所示.
RESI10.0:
點Padstack Parameters, Padstack 選VC1.5-0.8
在Select Shape 窗口選擇參數化工具時選用Resistor器件封裝類型圖標
輸入的參數如下表所示.
生成Package
Package用於指定封裝類型SOPDIPQFP等焊接面特定封裝footprint規格名等信息
Package Editor圖標(在第8頁圖1中)
.
建立Part 元件庫
Part: SN74LS00, SN74LS245, 4.7K
, 因爲不包含多個門, 不需生成Function及Pin Assign 信息.
生成Function
包含Parts的門信息.
Fuction Editor圖標(在第8頁圖1中)
- 輸入新建的Package名SOP14 2) 選擇相應的Package類型SOP 3) 焊接面另指定封裝None/Present(無/有) 4) 確定footprint規格名稱及對應的footprint default-----SOP14 如同一footprint規格對應多個footprint時 在使用頻度較高的前面雙擊鼠標左鍵標上* 5) 存盤 以生成SOP14同樣的步驟生成DIP20, RESI10.0 DIP20的Package Type爲 DIP RESI10.0的Package Type 爲AXIAL 存盤退出. 1) 輸入function名INV 2) 內部function使用(Internal Func.)設爲 Absent 3) 輸入原理圖符號名雙擊Positive下的空白框 彈出符號搜索窗口.
INV.smb, OK.
後自動列出2個Pin及IO
.
pin的定義可以實現PCB中Pin的交換. 4) 輸入pin數:4 表中增加了2行, 用以定義符號缺省 的電源, 地管腳. 5) 設定各pin信息: Pin Name I/O屬性雙擊:在彈出的窗口 中(如右圖)選 擇相應屬性. 6) 定義等價Pin
INV不存在可交換的Pin.
生成Pin Assign
用於記錄元件的pin與內部門單元的連接關係.
Pin Assignment Editor圖標(在第8頁圖1中)
74LS04包含6個INV門單元, 下面生成的Pin Assignment INV*6 包含6個Function INV.
對電源, 地進行修改, 將Function No. 改爲: 1,2,3,4,5,6 1) 輸入Pin Assignment 名: INV*6 2) 輸入門單元個數: 6 3) 輸入Function名. 因爲有6個門, 所以需輸入 6行. 輸入時, 可直接鍵入, 也可雙擊Function Name 下空格處, 從彈出的選擇窗口中選擇已 建立的Function. 4) 輸入原理圖符號名: 14pin 使得由CDB 提取出的LCDB中SN74LS00 能夠使用不包含門單元的14管腳邏輯符號. 5) 將編輯方向置爲: Down. 6) 輸入管腳數: 14 7) 選Function No. 1, 即高亮第一個INV, 選Pin No. 1, 雙擊Function Pin Name窗口中的Pin名, 如 “A” , 則相應的名字“A”和相關的值自動填在 第一行Pin中. 雙擊“Y” , 則相應的名字“Y” 和相關的值自動填在第一行Pin中. 對Pin No. 3, 選Function No. 2, 即高亮第 二個INV, 重複上述步驟. 對其它的Pin同理.
存盤退出.
生成Part
Part Editor 圖標(在第8頁圖1中)
Part登錄工具.
與器件一一對應用以描述該器
Package
信息和資材代碼器件屬性
.
Part SN74LS04
Part名: SN74LS04
選擇Part種類
— 器件
印刷圖形
輸入Package名: SOP14
Function Name下的搜
, 從彈出的搜索窗口中
如左下圖)選擇SOP14, OK
選擇Pinassign有無: Present
無
有
輸入Pinassign名: INV*6
回車後系統將顯示該器件的內
部邏輯特性外部端子對應命
名及I/O特性
登錄該器件的資材代碼極性
如有多個資材代
Stock Code/Other Informition
Output Parts List: Yes
Part Type: Normal
Class: Module
存盤.
然後生成Part SN74LS245. 1) Part名: SN74LS245 2) Part種類: Packaged Part 3) Package名: Dip20 4) Pin Assignment : None 5) 輸入原理圖符號名: 雙擊Positive下空格, 彈出符號搜索窗口 (如左下圖), 將路徑指到 c:/home/school/smb 選SN74LS245.smb, OK. 列出右圖所示18個Pin. 6) 按鼠標右鍵, 用RowInsert和RowAdd添加 Pin 10 和Pin 20兩行. 按右下圖所示內容編輯Pin No., Pin Name 和I/O屬性.
7) 登錄該器件的資材代碼極性 等相關信息 除Stock Code外, 其它選項與 SN74LS04相同.
Part 4.7K
Part名: 4.7K
Part種類: Packaged Part
Package名: RESI10.0
Pin Assignment : None
輸入原理圖符號名: R1
按下頁圖所示內容編輯Pin No., Pin Name和I/O屬性.
登錄該器件的資材代碼極性等相關信息
Output Parts List: Yes
Part Type: Normal
Part Class: Discrete
.
原理圖輸入
元件庫的提取
CDB中提取LCDB.
生成空的LCDB文件school.prf
c: \home\school
LCDB 參數文件
- File > New > LCDB Parameter
- school.prf >SD File Manager Start > Programs > CR-5000 System Designer 啓動SD File Manager
1
後自動啓動LCDB Editor
File > Save
:
後退出File > Quit.
提取LCDB
Extract LCDB 圖標(在第8頁圖1中)
Edit LCDB圖標(在第8頁圖1中) 選擇Specify File Name 輸入LCDB文件名: c:/home/school/school.prf 執行完後退出 File > Exit.
LCDB Editor中File > Open
school.prf打開, 查看 school.prf文
.
原理圖輸入
SD File Manager (如21頁圖1)
school.cir和Sheet 001.sht
File > New > Circuit Directory
後出現原理圖編輯窗口System Designer.
LCDB中的三個器件在System Designer中繪製原理圖.
Parts的路徑:
執行: Environment > Localize Data.RSC > Symbol Path 在彈出的窗口(左下圖)中第一行輸入符號路徑: c: /home/school/smb OK.
:
Components Library Path
(右上圖)中第一行輸入符
:
/home/school/school
, 網線等操作繪製供練習用的簡圖.
, IC和IC2 爲SN74LS04, IC3和 IC4 爲SN74LS245.
IC1和 IC3 通過缺省的電源,地與VCC和 GND相連,
IC2 和IC4 通過電源盒與VEE和 GND相連.
具體操作請參照SD培訓手冊.
生成PCB數據*.ndf和*.ruf
, 生成BD所需的網表文件.
SD中執行
And Design Rule
下產生
文件 school.ndf
Rulelist文件 school.ruf
文件的格式和部分內容如下:
建立技術庫Technology Library
DIG4_TYPE2的4層板的技術庫.
輸入導電層數: 4
, 設置導電層屬性.
雙擊
彈出屬性選擇窗口
從中選擇相應的屬性.
爲正面層, 如元件面,焊
.
爲負面層, 如電源,
.
爲多電源,地層或同時包
.
點擊 輸入技術庫名: DIG4_TYPE2 窗口內容變爲下右窗口所示. 啓動PCB Design Common Environment <Windows> Start > Programs > CR-5000 PCB Layout System > PCB Design Common Environment
Noncond. Layer中輸入層名, Add添加.
.
, 按照下表與非導電層關聯.
Layer Name L1 L2 L3 L4 Purpose Relation
Inhibit(Plc)-A Prohibit placement to A-side Placement Keep-out
Inhibit(Plc)-B Prohibit placement to B-side Placement Keep-out
Inhibit(Plc)-C Prohibit placement to both side Placement Keep-out
Inhibit(Via)-A Prohibit via to A-side Via Keep-out
Inhibit(Via)-B Prohibit via to B-side Via Keep-out
Inhibit(Via)-C Prohibit via to all layers Via Keep-out
Prohibit wiring to A-side Wiring Keep-out
Prohibit wiring to B-side Wiring Keep-out
Prohibit wiring to all layers Wiring Keep-out
Alignment marks Else
Erase conductive data Else
.
.
2, 3, 4.
最後映射PCB Layer 與Footprint Layer的對應關係. 點擊
左邊一欄爲PCB層. 右邊四欄爲Footprint 層. 其中A-side Map 和B-side Map用於表面貼裝器件層; A-side Penetration Map和 B-side Penetration Map用於通孔器件層. 輸入方法: 雙擊空格處, 從彈出的窗口中選擇相應的層.按右圖中內容對應所有層. 再對應打孔層. 完成後OK退出. 再OK退出Technology Editor.
建立設計規則庫Design Rule Library
common.rul 的設計規則, 技術庫選用DIG4_TYPE2.
PCB Design Common Environment
: DIG4_TYPE2
. 點擊圖標 Zuken 北京辦事處 28
- : common.rul
- DIG4_TYPE2
2
定義Grid
2中(a)處點擊圖標
定義Pattern Width
2中(b)處先將Pattern Width Limit設置爲Yes, 再點擊圖標 (b) (e) (f) (h) (a) © (d) (g) (i)
在彈出的窗口中添加右圖所示的Grid類型. OK
定義Design Rule Stack
Design Rule Unit: RULE1, RULE2.
Design Rule Unit RULE1 RULE2
1.0mm 1.0mm
0.0mm 0.0mm
0.2mm 0.3mm
2中©處點擊圖標
Design Rule Unit名: RULE1, Add. 在彈出的窗口中點擊圖標
, Apply.
RULE2後, OK.
Design Rule Stack: All-RULE1, All-RULE2, RULE1-RULE2.
Stack Name Wiring Layer Design Rule Unit Name 1 RULE1 2 RULE1 3 RULE1 All-RULE1 4 RULE1 1 RULE2 2 RULE2 3 RULE2 All-RULE2 4 RULE2 1 RULE1 2 RULE2 3 RULE2 RULE1-RULE2 4 RULE1 輸入Design Stack名, Add. 對每一個導電層指定Design Rule Unit名所定義的間距規則.
定義 Wiring Width Stack
2中(d)處點擊圖標
: 0.2_0.15, 0.4_0.2
Wiring Width名, Add.
.
定義設計規則
2中(e)處選擇查看各設計規則:
定義Board Specification
2中(f)處 定義板的尺寸: Size X 100.0
Size Y 90.0
Spec Name: school data
Placement Side: Double (指定器件雙面放置)
Comment: 1999.10.19
2中(g)處
2中(h)處 設Drilling Rule: Not use interstitial Via (不使用盲孔和埋孔)
2中(i)處 設 Physical Board Spec: Undefined
定義Board Rule
從已生成的網格中選擇缺省的Artwork, Placement, Wiring 和Via網格. Design Rule Stack All-RULE1 Default Wiring Width Stack 0.2_0.15 Minimum Pad Width 0.4mm Board Rule Min. Thermal Bridges 4 Min. Text Width 1.0mm Min. Text Height 1.2mm Min. Text Spacing 0.2mm Symbol Mark Rule
Only 0 and 90 在圖2中(e)處選擇Board Rule, 在隨之出現的窗口中(如下圖)輸入右面表格中的數值.
定義Layer-Irrelevant Clearance
,阻焊層和絲網層的缺省間距規則.
2中(e)處選擇Board Rule, 在隨之出現的窗口中(如下圖)輸入左下表格中的數值.
定義Layer Rule
2中(e)處選擇Layer Rule,
其中: Design Rule Stack指定標準間距. Wiring Width Stack指定標準線寬. Parallel Length設定最長的並行線長度. Minimum Pad Width切割焊盤時最小的焊盤寬度. Symbol Mark Rule 定義生成絲印Artwork時的字符大小. Comp.Area_Comp. Area 0.5mm Placement Clearance Comp.Area_Height Limitation Area 0.5mm Comp.Area_Comp. Height 0.5mm Comp.Area_Height Limitation Area Height 0.5mm
.
空白則採用Board Specification中定義
Comp.Area_Placement Keepout Area 0.5mm Symbol Mark_Hole 1.0mm Symbol Mark Clearance Symbol Mark_Resist 0.5mm Resist_Resist(Flow) 0.2mm Resist_Resist(Reflow) 0.2mm Resist_Conductor(Flow) 0.2mm Solder Resist Clearance Resist_Conductor(Reflow) 0.2mm Between Buildupvia 0.0mm Hole Clearance Others 1.0mm
定義Padstack to be used
.
2中(e)處選擇Padstack to be used, 在隨之出現的窗口中(如下圖)輸入左下表格中的數值.
設計數據的生成
輸入數據和輸出數據
PCB設計數據需要具備以下輸入文件:
:
(pcb database file)
(design rule for PCB)
生成PCB 設計文件
Board File Manager
定義缺省 Padstack: VC1.3-0.7
Board Generation Tool
3 VC1.5-0.8 添加其它可以使用的Padstack: VC1.4-0.8
(技術庫中定義爲Full Surface Layer ) 指定net名GND. 輸入層數: 4. 選擇Design Rule Name: common.rul. Execute.
先左鍵點2-layer,
再左鍵點GND(GROUND),
OK.
關閉左面窗口.
Cancel 結束Board Generation Tool…
Board File Manager中文件列
.
, 可通過Confirm菜單查看錯誤和警告信息.
版圖設計
繪製 PCB板結構尺寸及佈局區
Board File Manager(圖3)中點擊PC Board Shape Edit圖標
檢查器件佈局
點擊Input Surface 圖標 將當前層設爲PC Board Layer 選Rectangle, 由原點開始,按鼠標右鍵, 在菜單中選Coordinates, 輸入座標值X=100, Y=90. OK. 再將當前層設爲Layout Area. 選Offset, 在Offset Conditions中輸入2.0. 點擊板邊框, 則自動產生布局區. 點擊Input Hole 圖標 輸入孔直徑: 3mm 在板上添加4個直徑爲3mm的安裝孔. 將當前層設爲No-conductive, 點擊Input Line 圖標, 輸入線寬Pin: 2mm, 添加四周寬度爲2mm的負層(如GND層)隔離區. 點擊Input Surface 圖標, 添加安裝孔隔離. PCB中各設計工具的切換通過菜單Module實現. 啓動Floor Planner 選擇菜單Module > Floor Planner
Stack Components圖標
All Comp.圖標, 將所有器件排列在板邊框
(如左圖示).
View > Ref-Des > All Comp. 顯示所有
.
Trial Placement(All)圖標.
.
Move手動調整佈局. 點擊Move圖標, 將一個器件作爲Key Component先Move 至板內. 選擇菜單Utility > Trial Placement 彈出下面窗口.
佈局和佈線
Placement/Wiring
Module > Placement/Wiring
進入Placement/Wiring環境, 與第二層(GND)層相連的管腳, 如IC3-10, IC4-10的焊盤自動變爲熱焊盤. 下面先將第三層劃分爲VEE, VCC兩個區. 點擊Add Surface圖標. 點IC4-20管腳, 然後畫一個包圍IC2和IC4的矩形區(VEE). 按鼠標右鍵, 在彈出的菜單中執行Data End. 再點IC3-20管腳, 畫一個包圍IC1和IC3的 多邊型區(VCC). 執行Data End. 如左下圖所示.
Placement/Wiring.
調用自動佈線器Route Editor
Board File Manager中點擊 Auto
圖標
Route Editor.
首先生成Router Editor 格式文件School.rif. 選擇菜單 Tool > Rif File Generation 在出現的窗口中Execute.
School.rif 後, 執行Execute,
Route Editor環境進行佈線, 如下圖示.
.
Route Editor培訓手冊.
BD.
Reflect Routing Result
Execute.
運行Auto Route出現的窗口.
Placement/Wiring.
軟件綠色版下載地址：https://pan.baidu.com/s/1iXWyV--7JCNO3jOo_i1j1w
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