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设计过程
Z U K E N
软件安装对系统的配置要求PC…4
软件模块组成及资源文件设置…4
软件功能模块…4
资源文件设置…4
工程设计目录及源文件准备…5
建立工作目录…5
设置环境变量…5
建立库源文件…5
拷贝系统库源文件…5
设立库路径…5
CDB器件库的构造…8
建立F
库…9
生成P
…9
生成P
…10
生成F
…14
生成P
…16
建立P
元件库…16
生成F
…16
生成P
ASSIGN…17
生成P
…18
原理图输入…21
LCDB 元件库的提取…21
生成空的LCDB文件
.PRF…21
提取LCDB…22
原理图输入…22
生成PCB数据*.
和*.RUF…24
建立技术库TECHNOLOGY LIBRARY…26
建立设计规则库DESIGN RULE LIBRARY…28
定义G
…29
定义P
WIDTH…29
定义D
RULE STACK…30
定义
WIRING WIDTH STACK…31
定义设计规则…31
定义B
SPECIFICATION…31
定义B
RULE…31
定义L
-IRRELEVANT CLEARANCE…32
定义L
RULE…32
定义P
…32
PCB设计数据的生成…33
输入数据和输出数据…33
生成PCB 设计文件…33
PCB版图设计…34
绘制
PCB板结构尺寸及布局区…34
检查器件布局…35
布局和布线…36
调用自动布线器R
EDITOR…37
软件安装对系统的配置要求PC
Windows95(仅SD支持)Windows NT4.0Windows2000
并安装有TCP/IP网络协议
Pentium 166MHz以上
1280x1024256色以上
450MB以上
128MB以上推荐配置256MB以上
150MB以上推荐配置250MB
软件模块组成及资源文件设置
功能
Manager CDB 库编辑器
用于产生Footprint, Package及Part
Design Common Environment 定义技术库及设计规则库
PCB设计工具
Board Generation tool 生成PCB设计数据
Change Design Rule tool 编辑当前PCB设计规则
PC board Shape Edit tool 绘制板机械尺寸图
Floor Planner 检查布局
tool 布局布线
Artwork tool 编辑并检查阻焊,丝印等制造用数据
编辑制造规则
生成光绘数据
tool 生成钻孔数据
原理图及符号编辑器
资源文件设置
属性定义文件 定义各类对象的属性
功能类型定义文件 定义器类型位号起
定义字体线宽线
符号电路块
缺
标记等
环境资源文件 定义图纸栅格
属性显示
备份间隔等
设定器件搜索的第一关键字
的存放路经 用于从CDB提取LCDB
库路经文件 用于设置以下库的路径
器件库
技术库
设计规则库
加工规则库
拼板模板库
BD属性定义文件 定义各类对象的属性
$ZCSROOT/info/cdbabst.rsc LCDB的生成规则 定义在从CDB提取
时的
目标位置
属性命名规则等
工程设计目录及源文件准备
建立工作目录
c:\home\school 及其子目录 c:\home\school\cdb
c:\home\school\rule.rul
设置环境变量
系统>环境 中设置环境变量 home,值为c:\home\school
建立库源文件
CR5000各库器件库搜索数据库技术库设计规则库加工规则库拼板模板库
首先要在资源文件/cr5000/zue/info/library.rsc中设立它们各自的存放路径:
拷贝系统库源文件
(master library resource file) $ZUEROOT\info\library.rsc 到
设立库路径
local library.rsc文件为以下内容
Resource File for CR-5000
96\05\30 16:51:32 $
1.1 $
“\home\school\cdb\school.prt” part库文件路径
“\home\school\cdb\school.pkg” Package库文件路径
“\home\school\cdb\school.ftp” Footprint库文件路径
note: You can’t describe node name .
“\home\school\cdb” 库搜索数据存放目录
“\home\school\tch\school.tch” 技术库文件路径
note: Add the suffix “.rul” to the DesignRule directory name.
“\home\school\rule.rul” 设计规则库存放目录
“\home\school\mrdb\pro.mrdb” 加工规则库文件路径
“\home\school\pnl\template” 拼板模板库存放目录
器件库的构造
Component Manager
图1
则请退出Comonents Manager,并检查资源文件
: SN74LS04, SN74LS245, 电阻4.7K.
由part库(.prt)package库(.pkg)footprint库(*.fpt)三者组成.
库定义器件的封装及其所用的盘盘堆栈
库用以指定器件的封装名及其类型
库用以描述逻辑构成pin分配指定封装器件特性等
CDB中的存放结构可知其登录流程主要分为三大部分
Footprint登录Pad ?Padstack?Footprint
Package登录
1Pad参数化登录 2Pad图形化登录 3padstack登录 4footprint登录 5package登录 6function登录 7Pin assignment登录 1抽出LCDB 2编辑LCDB 3原理图符号登录 原理图用LCDB选择 8part登录工具 Part库路径 Package库路径 CDB库
Part登录逻辑单元定义Function?Pin assignment?封装对应
建立Footprint库
生成Pad
Pad Generator 图标 (在第8页图1中)
.
首先生成圆形Pad:
1)在Pad Shape中选择Pad形状Circle. 2)执行Edit > Parametric Pad Generator, 出现下面参数化定义工具. 3)在Pad Name Creating Format 中输入C? ,表示将要生成的Pad名以C为前缀 4)在Pad Name Auto-creating Parameter中: Default设为0.1,步长设为0.1 5)Flash Mode 设为ON表示一次成型, OFF为细线填充方式. 6)在Pad Shape Auto-creating Parameter中:Pad直径最小值设为0.1,最大值设为2.0, 长设为0.1 7)Apply后生成圆形Pad如图所示.
Pad:
Pad: 在Pad Shape中选择Pad形状Square,
Pad Shape中选择Rectangle.
, 选择Append New
Padname和参
其它输入与圆形Pad 相同 Apply后得到方型Pad. 执行Edit > Parametric Pad Generator 在Pad Name Creating Format中输入S?
Thermal Pad:
Rectangle Pad同样的
Round
…
生成Padstack
Padstack Editor图标 (在第8页图1中)
是指器件的端子形状走线过孔所使用的图形如1个DIP型端子它作为
是由孔A面导体形状1个PadA面阻焊1个PadB面阻焊1个Pad
面导体形状1个Pad共同组成所以在定义footprint层时需根据不同的目的用途来
这样在生成PCB数据时根据层映射来确定footprint的数据
footprint层:
Utility > Define
Footprint的层:
Layer Name输入Footprint的层名.
Layer Type中设定层的类型.
OK.
Layer Type 用途
Conductor 导体层
Conductor 导体层
Resist layer 阻焊层
Resist layer 阻焊层
Component Area(for A-side) 器件放置层
Component Area(for B-Side) 器件放置层
Hole layer 孔层
Hole layer 孔层
Inhibit layer 禁止层
Inhibit layer 禁止层
Inhibit layer 禁止层
Inhibit layer 禁止层
Inhibit layer 禁止层
Inhibit layer 禁止层
Inhibit layer 禁止层
Inhibit layer 禁止层
Inhibit layer 禁止层
Metal mask layer 金属网板层
Undefine layer 未定义层
Symbol mark layer 丝印层
Padstack:
padstack名VC1.5-0.8
padstack是否是通孔
DIP类选Through
类选Non-though
Buildup属性, 选OFF
Footprint层选择相应大小
Padstack窗口列表中双击鼠标左键
Pad
Pad后OK.
类Padstack 设定Hole: 0.8
…
Padstack VC1.5-0.8, VC1.3-0.7, VC1.4-0.8, SQ1.5-0.8, SMD1.2-0.6.
Connect Unconnect Thermal Clearance Hole
C1.5 C1.5 TC2.2-1.2 C2.0
C1.7 C1.7
Padstack Name VC1.5-0.8
?0.8 Buildup Via OFF Penetration Through Plating Preseng
Connect Unconnect Thermal Clearance Hole
C1.3 C1.3 TC1.8-1.0 C1.8
C1.5 C1.5
Padstack Name VC1.3-0.7
?0.7 Buildup Via OFF Penetration Through Plating Preseng
Connect Unconnect Thermal Clearance Hole
C1.4 C1.4 TC2.2-1.2 C2.0
C1.6 C1.6
Padstack Name VC1.4-0.8
?0.8 Buildup Via OFF Penetration Through Plating Preseng
Connect Unconnect Thermal Clearance Hole
C1.5 C1.5 TC2.2-1.2 C2.0
C1.7 C1.7
Padstack Name SQ1.5-0.8
?0.8 Buildup Via OFF Penetration Through Plating Preseng
Connect Unconnect Thermal Clearance Hole
R1.2-0.6
R1.4-0.8 R1.4-0.8
R1.2-0.6 R1.2-0.6 Padstack Name SMD1.2-0.6
Buildup Via OFF Penetration Non-through Plating None
File > Open 查看已做好的Padstack,
Padstack, 可在右边窗口中选
, OK.
生成Footprint
Footprint Editor图标 (在第8页图1中)
Footprint编辑窗口
在Footprint Name中输入Footprint 名: SOP14.
点击Parametric Registration图标
Select Shape 窗口.
选择DIP/SOP器件封装类型图标
DIP/SOP参数化自动产生Footprint 工具窗口. 见下页.
点Layer Parameters, 双击Symbolmark右边空格处, 在弹出的窗口中选Comp-symbol, OK.
点Padstack Parameters, 双击Padstack右边空格处, 在弹出的窗口中选SMD1.2-0.6, OK.
在表格中输入管脚数, 丝印形状等参数, 值与下页图中相同, OK后自动产生Footprint SOP14.
将Active Layer 置为Comp-areaA.
在右边Input菜单中点Rectangle图标
画器件布局边框…
的产生过程与上述SOP14相同.
:
Dip20:
点Padstack Parameters, Padstack 选VC1.5-0.8, First Term 选SQ1.5-0.8
输入的参数如下表所示.
RESI10.0:
点Padstack Parameters, Padstack 选VC1.5-0.8
在Select Shape 窗口选择参数化工具时选用Resistor器件封装类型图标
输入的参数如下表所示.
生成Package
Package用于指定封装类型SOPDIPQFP等焊接面特定封装footprint规格名等信息
Package Editor图标(在第8页图1中)
.
建立Part 元件库
Part: SN74LS00, SN74LS245, 4.7K
, 因为不包含多个门, 不需生成Function及Pin Assign 信息.
生成Function
包含Parts的门信息.
Fuction Editor图标(在第8页图1中)
- 输入新建的Package名SOP14 2) 选择相应的Package类型SOP 3) 焊接面另指定封装None/Present(无/有) 4) 确定footprint规格名称及对应的footprint default-----SOP14 如同一footprint规格对应多个footprint时 在使用频度较高的前面双击鼠标左键标上* 5) 存盘 以生成SOP14同样的步骤生成DIP20, RESI10.0 DIP20的Package Type为 DIP RESI10.0的Package Type 为AXIAL 存盘退出. 1) 输入function名INV 2) 内部function使用(Internal Func.)设为 Absent 3) 输入原理图符号名双击Positive下的空白框 弹出符号搜索窗口.
INV.smb, OK.
后自动列出2个Pin及IO
.
pin的定义可以实现PCB中Pin的交换. 4) 输入pin数:4 表中增加了2行, 用以定义符号缺省 的电源, 地管脚. 5) 设定各pin信息: Pin Name I/O属性双击:在弹出的窗口 中(如右图)选 择相应属性. 6) 定义等价Pin
INV不存在可交换的Pin.
生成Pin Assign
用于记录元件的pin与内部门单元的连接关系.
Pin Assignment Editor图标(在第8页图1中)
74LS04包含6个INV门单元, 下面生成的Pin Assignment INV*6 包含6个Function INV.
对电源, 地进行修改, 将Function No. 改为: 1,2,3,4,5,6 1) 输入Pin Assignment 名: INV*6 2) 输入门单元个数: 6 3) 输入Function名. 因为有6个门, 所以需输入 6行. 输入时, 可直接键入, 也可双击Function Name 下空格处, 从弹出的选择窗口中选择已 建立的Function. 4) 输入原理图符号名: 14pin 使得由CDB 提取出的LCDB中SN74LS00 能够使用不包含门单元的14管脚逻辑符号. 5) 将编辑方向置为: Down. 6) 输入管脚数: 14 7) 选Function No. 1, 即高亮第一个INV, 选Pin No. 1, 双击Function Pin Name窗口中的Pin名, 如 “A” , 则相应的名字“A”和相关的值自动填在 第一行Pin中. 双击“Y” , 则相应的名字“Y” 和相关的值自动填在第一行Pin中. 对Pin No. 3, 选Function No. 2, 即高亮第 二个INV, 重复上述步骤. 对其它的Pin同理.
存盘退出.
生成Part
Part Editor 图标(在第8页图1中)
Part登录工具.
与器件一一对应用以描述该器
Package
信息和资材代码器件属性
.
Part SN74LS04
Part名: SN74LS04
选择Part种类
— 器件
印刷图形
输入Package名: SOP14
Function Name下的搜
, 从弹出的搜索窗口中
如左下图)选择SOP14, OK
选择Pinassign有无: Present
无
有
输入Pinassign名: INV*6
回车后系统将显示该器件的内
部逻辑特性外部端子对应命
名及I/O特性
登录该器件的资材代码极性
如有多个资材代
Stock Code/Other Informition
Output Parts List: Yes
Part Type: Normal
Class: Module
存盘.
然后生成Part SN74LS245. 1) Part名: SN74LS245 2) Part种类: Packaged Part 3) Package名: Dip20 4) Pin Assignment : None 5) 输入原理图符号名: 双击Positive下空格, 弹出符号搜索窗口 (如左下图), 将路径指到 c:/home/school/smb 选SN74LS245.smb, OK. 列出右图所示18个Pin. 6) 按鼠标右键, 用RowInsert和RowAdd添加 Pin 10 和Pin 20两行. 按右下图所示内容编辑Pin No., Pin Name 和I/O属性.
7) 登录该器件的资材代码极性 等相关信息 除Stock Code外, 其它选项与 SN74LS04相同.
Part 4.7K
Part名: 4.7K
Part种类: Packaged Part
Package名: RESI10.0
Pin Assignment : None
输入原理图符号名: R1
按下页图所示内容编辑Pin No., Pin Name和I/O属性.
登录该器件的资材代码极性等相关信息
Output Parts List: Yes
Part Type: Normal
Part Class: Discrete
.
原理图输入
元件库的提取
CDB中提取LCDB.
生成空的LCDB文件school.prf
c: \home\school
LCDB 参数文件
- File > New > LCDB Parameter
- school.prf >SD File Manager Start > Programs > CR-5000 System Designer 启动SD File Manager
1
后自动启动LCDB Editor
File > Save
:
后退出File > Quit.
提取LCDB
Extract LCDB 图标(在第8页图1中)
Edit LCDB图标(在第8页图1中) 选择Specify File Name 输入LCDB文件名: c:/home/school/school.prf 执行完后退出 File > Exit.
LCDB Editor中File > Open
school.prf打开, 查看 school.prf文
.
原理图输入
SD File Manager (如21页图1)
school.cir和Sheet 001.sht
File > New > Circuit Directory
后出现原理图编辑窗口System Designer.
LCDB中的三个器件在System Designer中绘制原理图.
Parts的路径:
执行: Environment > Localize Data.RSC > Symbol Path 在弹出的窗口(左下图)中第一行输入符号路径: c: /home/school/smb OK.
:
Components Library Path
(右上图)中第一行输入符
:
/home/school/school
, 网线等操作绘制供练习用的简图.
, IC和IC2 为SN74LS04, IC3和 IC4 为SN74LS245.
IC1和 IC3 通过缺省的电源,地与VCC和 GND相连,
IC2 和IC4 通过电源盒与VEE和 GND相连.
具体操作请参照SD培训手册.
生成PCB数据*.ndf和*.ruf
, 生成BD所需的网表文件.
SD中执行
And Design Rule
下产生
文件 school.ndf
Rulelist文件 school.ruf
文件的格式和部分内容如下:
建立技术库Technology Library
DIG4_TYPE2的4层板的技术库.
输入导电层数: 4
, 设置导电层属性.
双击
弹出属性选择窗口
从中选择相应的属性.
为正面层, 如元件面,焊
.
为负面层, 如电源,
.
为多电源,地层或同时包
.
点击 输入技术库名: DIG4_TYPE2 窗口内容变为下右窗口所示. 启动PCB Design Common Environment <Windows> Start > Programs > CR-5000 PCB Layout System > PCB Design Common Environment
Noncond. Layer中输入层名, Add添加.
.
, 按照下表与非导电层关联.
Layer Name L1 L2 L3 L4 Purpose Relation
Inhibit(Plc)-A Prohibit placement to A-side Placement Keep-out
Inhibit(Plc)-B Prohibit placement to B-side Placement Keep-out
Inhibit(Plc)-C Prohibit placement to both side Placement Keep-out
Inhibit(Via)-A Prohibit via to A-side Via Keep-out
Inhibit(Via)-B Prohibit via to B-side Via Keep-out
Inhibit(Via)-C Prohibit via to all layers Via Keep-out
Prohibit wiring to A-side Wiring Keep-out
Prohibit wiring to B-side Wiring Keep-out
Prohibit wiring to all layers Wiring Keep-out
Alignment marks Else
Erase conductive data Else
.
.
2, 3, 4.
最后映射PCB Layer 与Footprint Layer的对应关系. 点击
左边一栏为PCB层. 右边四栏为Footprint 层. 其中A-side Map 和B-side Map用于表面贴装器件层; A-side Penetration Map和 B-side Penetration Map用于通孔器件层. 输入方法: 双击空格处, 从弹出的窗口中选择相应的层.按右图中内容对应所有层. 再对应打孔层. 完成后OK退出. 再OK退出Technology Editor.
建立设计规则库Design Rule Library
common.rul 的设计规则, 技术库选用DIG4_TYPE2.
PCB Design Common Environment
: DIG4_TYPE2
. 点击图标 Zuken 北京办事处 28
- : common.rul
- DIG4_TYPE2
2
定义Grid
2中(a)处点击图标
定义Pattern Width
2中(b)处先将Pattern Width Limit设置为Yes, 再点击图标 (b) (e) (f) (h) (a) © (d) (g) (i)
在弹出的窗口中添加右图所示的Grid类型. OK
定义Design Rule Stack
Design Rule Unit: RULE1, RULE2.
Design Rule Unit RULE1 RULE2
1.0mm 1.0mm
0.0mm 0.0mm
0.2mm 0.3mm
2中©处点击图标
Design Rule Unit名: RULE1, Add. 在弹出的窗口中点击图标
, Apply.
RULE2后, OK.
Design Rule Stack: All-RULE1, All-RULE2, RULE1-RULE2.
Stack Name Wiring Layer Design Rule Unit Name 1 RULE1 2 RULE1 3 RULE1 All-RULE1 4 RULE1 1 RULE2 2 RULE2 3 RULE2 All-RULE2 4 RULE2 1 RULE1 2 RULE2 3 RULE2 RULE1-RULE2 4 RULE1 输入Design Stack名, Add. 对每一个导电层指定Design Rule Unit名所定义的间距规则.
定义 Wiring Width Stack
2中(d)处点击图标
: 0.2_0.15, 0.4_0.2
Wiring Width名, Add.
.
定义设计规则
2中(e)处选择查看各设计规则:
定义Board Specification
2中(f)处 定义板的尺寸: Size X 100.0
Size Y 90.0
Spec Name: school data
Placement Side: Double (指定器件双面放置)
Comment: 1999.10.19
2中(g)处
2中(h)处 设Drilling Rule: Not use interstitial Via (不使用盲孔和埋孔)
2中(i)处 设 Physical Board Spec: Undefined
定义Board Rule
从已生成的网格中选择缺省的Artwork, Placement, Wiring 和Via网格. Design Rule Stack All-RULE1 Default Wiring Width Stack 0.2_0.15 Minimum Pad Width 0.4mm Board Rule Min. Thermal Bridges 4 Min. Text Width 1.0mm Min. Text Height 1.2mm Min. Text Spacing 0.2mm Symbol Mark Rule
Only 0 and 90 在图2中(e)处选择Board Rule, 在随之出现的窗口中(如下图)输入右面表格中的数值.
定义Layer-Irrelevant Clearance
,阻焊层和丝网层的缺省间距规则.
2中(e)处选择Board Rule, 在随之出现的窗口中(如下图)输入左下表格中的数值.
定义Layer Rule
2中(e)处选择Layer Rule,
其中: Design Rule Stack指定标准间距. Wiring Width Stack指定标准线宽. Parallel Length设定最长的并行线长度. Minimum Pad Width切割焊盘时最小的焊盘宽度. Symbol Mark Rule 定义生成丝印Artwork时的字符大小. Comp.Area_Comp. Area 0.5mm Placement Clearance Comp.Area_Height Limitation Area 0.5mm Comp.Area_Comp. Height 0.5mm Comp.Area_Height Limitation Area Height 0.5mm
.
空白则采用Board Specification中定义
Comp.Area_Placement Keepout Area 0.5mm Symbol Mark_Hole 1.0mm Symbol Mark Clearance Symbol Mark_Resist 0.5mm Resist_Resist(Flow) 0.2mm Resist_Resist(Reflow) 0.2mm Resist_Conductor(Flow) 0.2mm Solder Resist Clearance Resist_Conductor(Reflow) 0.2mm Between Buildupvia 0.0mm Hole Clearance Others 1.0mm
定义Padstack to be used
.
2中(e)处选择Padstack to be used, 在随之出现的窗口中(如下图)输入左下表格中的数值.
设计数据的生成
输入数据和输出数据
PCB设计数据需要具备以下输入文件:
:
(pcb database file)
(design rule for PCB)
生成PCB 设计文件
Board File Manager
定义缺省 Padstack: VC1.3-0.7
Board Generation Tool
3 VC1.5-0.8 添加其它可以使用的Padstack: VC1.4-0.8
(技术库中定义为Full Surface Layer ) 指定net名GND. 输入层数: 4. 选择Design Rule Name: common.rul. Execute.
先左键点2-layer,
再左键点GND(GROUND),
OK.
关闭左面窗口.
Cancel 结束Board Generation Tool…
Board File Manager中文件列
.
, 可通过Confirm菜单查看错误和警告信息.
版图设计
绘制 PCB板结构尺寸及布局区
Board File Manager(图3)中点击PC Board Shape Edit图标
检查器件布局
点击Input Surface 图标 将当前层设为PC Board Layer 选Rectangle, 由原点开始,按鼠标右键, 在菜单中选Coordinates, 输入座标值X=100, Y=90. OK. 再将当前层设为Layout Area. 选Offset, 在Offset Conditions中输入2.0. 点击板边框, 则自动产生布局区. 点击Input Hole 图标 输入孔直径: 3mm 在板上添加4个直径为3mm的安装孔. 将当前层设为No-conductive, 点击Input Line 图标, 输入线宽Pin: 2mm, 添加四周宽度为2mm的负层(如GND层)隔离区. 点击Input Surface 图标, 添加安装孔隔离. PCB中各设计工具的切换通过菜单Module实现. 启动Floor Planner 选择菜单Module > Floor Planner
Stack Components图标
All Comp.图标, 将所有器件排列在板边框
(如左图示).
View > Ref-Des > All Comp. 显示所有
.
Trial Placement(All)图标.
.
Move手动调整布局. 点击Move图标, 将一个器件作为Key Component先Move 至板内. 选择菜单Utility > Trial Placement 弹出下面窗口.
布局和布线
Placement/Wiring
Module > Placement/Wiring
进入Placement/Wiring环境, 与第二层(GND)层相连的管脚, 如IC3-10, IC4-10的焊盘自动变为热焊盘. 下面先将第三层划分为VEE, VCC两个区. 点击Add Surface图标. 点IC4-20管脚, 然后画一个包围IC2和IC4的矩形区(VEE). 按鼠标右键, 在弹出的菜单中执行Data End. 再点IC3-20管脚, 画一个包围IC1和IC3的 多边型区(VCC). 执行Data End. 如左下图所示.
Placement/Wiring.
调用自动布线器Route Editor
Board File Manager中点击 Auto
图标
Route Editor.
首先生成Router Editor 格式文件School.rif. 选择菜单 Tool > Rif File Generation 在出现的窗口中Execute.
School.rif 后, 执行Execute,
Route Editor环境进行布线, 如下图示.
.
Route Editor培训手册.
BD.
Reflect Routing Result
Execute.
运行Auto Route出现的窗口.
Placement/Wiring.
软件绿色版下载地址：https://pan.baidu.com/s/1iXWyV--7JCNO3jOo_i1j1w
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