芯片間互連通常有三種接口:PECL(Positive Emitter-Coupled Logic)、LVDS(Low-Voltage Differential Signals)、CML(Current Mode Logic)。
ECL、PECL、LVPECL使用注意:不同電平不能直接驅動。中間可用交流耦合、電阻網絡或專用芯片進行轉換。以上三種均爲射隨輸出結構,必須有電阻拉到一個直流偏置電壓。(如多用於時鐘的LVPECL:直流匹配時用
130歐上拉,同時用82歐下拉;交流匹配時用82歐上拉,同時用130歐下拉。但兩種方式工作後直流電平都在1.95V左右。)
1.1. PECL接口輸出結構
PECL 電路的輸出結構如圖所示,包含一個差分對和一對射隨器。輸出射隨器工作在正電源範圍內,其電流始終存在,這樣有利於提高開關速度。標準的輸出負載是接50Ω至VCC-2V的電平上,如圖中所示,在這種負載條件下,OUT+與OUT-的靜態電平典型值爲VCC-1.3V,OUT+與OUT-輸出電流爲14mA。PECL 結構的輸出阻抗很低,典型值爲4~ 5 Ω,這表明它有很強的驅動能力,但當負載與PECL 的輸出端之間有一段傳輸線時,低的阻抗造成的失配將導致信號時域波形的振鈴現象。
1.2. PECL接口輸入結構
PECL 輸入結構如圖2所示,它是一個具有高輸入阻抗的差分對。該差分對共模輸入電壓需偏置到VCC-1.3V,這樣允許的輸入信號電平動態最大。MAXIM 公司的PECL 接口有兩種形式的輸入結構,一種是在芯片上已加有偏置電路,如MAX3867、MAX3675,另一種則需要外加直流偏置。
2.1. CML接口輸出結構
CML 接口的輸出電路形式是一個差分對,該差分對的集電極電阻爲50Ω,如圖中所示,輸出信號的高低電平切換是靠共發射極差分對的開關控制的,差分對的發射極到地的恆流源典型值爲16mA,假定CML 輸出負載爲一50Ω上拉電阻,則單端CML 輸出信號的擺幅爲Vcc~Vcc-0.4V。在這種情況下,差分輸出信號擺幅爲800mV,共模電壓爲Vcc-0.2V。若CML輸出採用交流耦合至50Ω負載,這時的直流阻抗有集電極電阻決定,爲50Ω,CML 輸出共模
電壓變爲Vcc-0.4V,差分信號擺幅仍爲800mV。在交流和直流耦合情況下輸出波形見圖。
CML 輸出結構
CML在不同負載時的輸出波形
2.2. CML接口輸入結構
CML 輸入結構有幾個重要特點,這也使它在高速數據傳輸中成爲常用的方式,如圖5所示,MAXIM 公司的CML 輸入阻抗爲50Ω,容易使用。輸入晶體管作爲射隨器,後面驅動一差分放大器。
3.1. LVDS接口輸出結構
MAXIM 公司LVDS 輸出結構在低功耗和速度方面做了優化,電路如圖6所示。電路差分輸出阻抗爲100Ω。
LVDS輸出結構
3.2. LVDS接口輸入結構
LVDS 輸入結構如圖所示,輸入差分阻抗爲100Ω,爲適應共模電壓寬範圍內的變化,輸入級還包括一個自動電平調整電路,該電路將共模電壓調整爲一固定值,該電路後面是一個SCHMITT觸發器。SCHMITT 觸發器爲防止不穩定,設計有一定的回滯特性,SCHIMTT 後級是差分放大器。
LVDS輸入結構
4.1. CML到CML的連接
CML 到CML 之間連接分兩種情況,當收發兩端的器件使用相同的電源時,CML 到CML 可以採用直流耦合方式,這時不需加任何器件;當收發兩端器件採用不同電源時,一般要考慮交流耦合,如圖中所示,注意這時選用的耦合電容要足夠大,以避免在較長連0 或連1 情況出現時,接收端差分電壓變小。
4.2. PECL到PECL的連接
4.2.1. 直流耦合情況
該等效電路應滿足如下方程:
在3.3V 供電時,電阻按5%的精度選取,R1 爲130Ω,R2 爲82Ω。而在5V 供電時,R1爲82Ω,R2 爲130Ω。下圖給出了這兩種供電情況時的詳細電路。
4.2.2. 交流耦合情況
PECL 在交流耦合輸出到50Ω的終端負載時,要考慮PECL 的輸出端加一直流偏置電阻,如圖所示。
PECL 的輸出共模電壓需固定在Vcc-1.3V,在選擇直流偏置電阻時僅需該電阻能夠提供14mA 到地的通路,這樣R1=(Vcc-1.3V)/14mA。在3.3V 供電時,R1=142Ω,5V 供電時,R1=270Ω。然而這種方式給出的交流負載阻抗低於50Ω,在實際應用中,3.3V 供電時,R1 可以從142Ω到200Ω之間選取,5V 供電時,R1 可以從270Ω到350Ω之間選取,原則是讓輸出波形達到最佳。
PECL 交流耦合另外有兩種改進結構,一種是在信號通路上串接一個電阻,從而可以增大交流負載阻抗使之接近50Ω;另一種方式是在直流偏置通道上串接電感,以減少該偏置通道影響交流阻抗。
上圖中R1和R2 的選擇應考慮如下幾點:(1)PECL 輸入直流偏壓應固定在Vcc-1.3V;(2)輸入阻抗應等於傳輸線阻抗;(3)低功耗;(4)外圍器件少。最常用的就是圖11 中的兩種。在上圖(a)中,R1 和R2 的選擇應滿足下面方程組:
求解得到:
R2 = 82 Ω and R3 = 130 Ω +3.3 V供電時
R2 = 68 Ω and R3 = 180 Ω +5 V供電時
圖(a)有一個缺點就是它的功耗較大,當對功耗有要求時,可以採用圖(b)所示的結構,在這種情況下,R2 和R3 需滿足如下方程組:
R2 和R3 通常選:
R2 = 2.7 KΩ and R3 = 4.3 KΩ +3.3 V供電時
R2 = 2.7 KΩ and R3 = 7.8 KΩ +5 V供電時
4.3. LVDS到LVDS的連接
因爲LVDS 的輸入與輸出都是內匹配的,所以LVDS 間的連接可以如圖中那樣直接連接。