時鐘控制邏輯的PLL提高系統時鐘
輸入：可以是內部電路產生的是時鐘源，也可以是外部提供的時鐘源
輸出：FCLK for CPU Core; HCLK for AHB Devices; PCLK for APB Devices
不同電壓下獲得的最高主頻不同
PLL 有兩個，MPLL用於設置FCLK, HCLK, PCLK; UPLL專門用於設置USB設備
上電時， PLL沒有啓動， FCLK等於外部輸入時鐘（Fin）
幾個重要相關寄存器：
LockTime:用於設置 lock time 的長度
MPLLCON：用於設置FCLK與Fin的倍數關係。對於S3C2440[19:12]的值爲MDIV, [9:4]PDIV, [1:0]SDIV,計算公式如下：
MPLL(FCLK) = (2 * m * Fin)/ (p * 2^s), 其中 m = MDIV + 8, p = PDIV + 2, s =SDIV
CLKDIVN:用於設置FCLK HCLK PCLK 之間的比例（S3C2440特有的）
