1.電源紋波產生的原因
首先說明一下芯片電源引腳產生紋波的原因。如下是一個典型的門電路輸出級，當輸出爲高時，Q3導通，Q4截止；相反，當輸出爲低時，Q3截止，Q4導通，
這兩種狀態都在電源和地之間形成了高阻態，限制了電源的電流。
圖1 典型門電路輸出級
但是，當狀態發生變化時，會有一段時間Q3 Q4同時導通，這時在電源與地之間形成短暫的低阻抗，產生30- 100mA的尖峯電流。當門輸出有低變高時，電源不僅
提供短路的電流，還要給寄生電容充電，使這個電流的峯值更大。由於電源線和地線總是有不同程度的電感，當電流突變時，會在電源線和地線上產生壓降，這就是電源線和地線上的噪聲；尤其對於週期信號，這樣的噪聲更明顯，如下圖。
圖2 電源線和地線上的噪聲
去耦電源是去除噪聲的一種方法。當所有的信號腳工作於最大容量負載下同時開關時，去耦電容還提供給元件在時鐘和數據變化期間正常工作所需的動態電壓和電流。
去耦是通過在信號和電源平面之間提供一個低阻抗的電源來實現的。
2.電容的阻抗與諧振頻率與去耦
1）電容去耦原理：電容在頻率升高到諧振點之前，隨着頻率升高，阻抗降低，這就給高頻噪聲提供了一個低阻抗的泄放途徑，剩下的低頻能量就不足以發射出去了。
2）常用電容： 0.1uF和0.01uF電容是當今高速電路中最常用的去耦電容。一般來說SMT的電容的自諧振點不會超過500MhZ，而0.01uF電容的自諧振點在50-150MhZ之間；而且在實際使用中引線電感及過孔的存在會進一步降低諧振點，這使得再小的電容，實際的去耦頻率也不會超過300MhZ。
3）電容並聯：相同容值的電容並聯，引線電感和寄生電感會因爲並聯而減小，使得整體阻抗減小，這樣有利於提高去耦頻率，同時，電容並聯也能提供更多的能量。
4）電源層與地層構成電容:在多層PCB中，依賴電源層和地層形成的板間電容，有着較低的ESL，這也是高頻去耦的重要手段。
5)去耦電容的選擇：去耦電容不要什麼都用0.1uF，要考慮去耦器件的工作頻率和諧波。工作主頻20Mhz以下的，用0.1uF,20M hz以上的用0.01uF,甚至更小的，並與0.1uF並聯使用。（若添加磁珠，電容靠近IC，磁珠遠離IC）
