http://www.altera.com/literature/hb/qts/qsys_system_components.pdf
http://www.altera.com/literature/hb/qts/qsys_optimize.pdf
爲解決元件間不同時鐘域，不同接口之間的信號交流，Qsys提供了橋接器。橋接不是數據的終端，但對於元件間的數據傳輸有相當的作用。我們可以在主接口和從接口之間插入橋接來控制Qsys的佈局，來影響Qsys生成的內部連接。同時可以通過橋接來分割和傳輸不同時鐘域。橋接可以提高系統頻率，減少Qsys生成的邏輯，減少適配的邏輯，控制Qsys增加流水的結構佈局，可以同於系統中並行的判決。
橋接器包括一個從接口和一個主接口。一個或多個其他元件主接口連接到橋接器的從接口，然後，橋接器的主接口連接到一個或多個其他元件的從接口。
圖1 Qsys中的橋接器
Clock Bridge
Clock Bridge可以將一個時鐘源連接到多個時鐘輸入接口。可以使用Clock Bridge將一個外部端口的時鐘源連接到內部多個接口的時鐘輸入。時鐘輸出信號可以直接扇出。這個我還沒有用到。當在Qsys中點擊System -> Run SOPC Builder to Qsys upgrade，會增加Clock Bridge。
Avalon-MM Clock Crossing Bridge
Avalon-MM Clock Crossing Bridge 可以在不同的時鐘域中傳輸 Avalon-MM 命令和反饋。也可以應用在不同時鐘域的 AXI masters 和slaves 之間。
Avalon-MM Clock Crossing Bridge 使用異步 FIFO 來實現時鐘邏輯。主要參數包括控制主從時鐘域命令和反饋的 FIFO 深度。如果運行中讀取數量超出了反饋的深度，Clock Crossing Bridge 停止迴應讀。爲了保持高性能應用的吞吐量，需要增加反饋的 FIFO 深度，爲最大突發大小的兩倍。
降低不需要高速時鐘的低速設備的頻率還可以降低功耗。Qsys 通過插入 clock crossing logic (握手或者FIFO，Project Settings) 在異步時鐘域中自動調停數據。也可以使用clock crossing bridge 降低低吞吐量或低優先級元件，降低頻率，如：
■ PIOs
■ UARTs (JTAG or RS-232)
■ System identification (SysID)
■ Timers
■ PLL (instantiated within Qsys)
■ Serial peripheral interface (SPI)
■ EPCS controller
■ Tristate bridge and the components connected to the bridge
降低連接到橋接上的元件的時鐘頻率，可以減少設計的動態功耗。動態功率是觸發頻率的函數，降低時鐘頻率可以降低觸發頻率。
Avalon-MM Pipeline Bridge
Avalon-MM Pipeline Bridge 在 Avalon-MM 命令和反饋路徑之間插入寄存器。在 Avalon-MM slave port 接收命令，並傳送給 Avalon-MM master port，提供了不同參數來開啓命令和反饋網絡間的流水。可以使用 Avalon-MM bridge 將一個 Avalon-MM slave interface 用來控制多個 Avalon-MM slave 設備，可以關閉這些橋接器的流水特性。
圖2 Avalon-MM Pipeline Bridge
IRQ Bridge
Avalon-MM Tristate Bridge
Tristate Conduit Bridge
SPI Slave to Avalon Master Bridge
