關於FPGA時鐘
- 爲什麼需要做時序分析。
在fpga中，時許邏輯的所有的數據變化都通過時鐘來控制。之所以做時鐘分析就是通過時許分析讓設計者知道自己的設計是否滿足時許要求。
- 時序分析的原理。
時序路徑是由相同時鐘或者兩個不同時鐘控制的一對時序元器件構成。所以對於準確的時鐘路徑來說，就要知道時鐘、時鐘經過的路徑、以及時鐘的不確定性（抖動和延遲）
- 路徑主要有從端口到寄存器，寄存器內部時間、寄存器到寄存器、寄存器到輸出。
- 時序分析操作。
一般主要對建立時間裕量和保持時間裕量進行分析。並且主要觀察設計中最可能有問題的路徑。除了這個，還有恢復檢查和去除檢查，主要是異步復位中，讓所有時鐘停止或啓動。
下面主要是建立時間和保持時間的介紹
簡單來說，建立時間就是數據到來之前，時鐘保持穩定不變的時間。
建立時間就是數據到來之後，觸發器的時鐘保持不變的時間。
T∞代表着，時鐘沿到達第一個觸發器並且可以輸出電平。經過Tdata的時間到達第二級觸發器。因爲時鐘延遲，該時鐘數據會被下一個時鐘沿採集。這也是爲什麼添加觸發器會打一拍的原因。等下一個時鐘沿到來之後，數據保持不變，即滿足了Tsu，則稱電路滿足建立時間要求。同理保持時間。
也就是說，滿足了建立時間和保持時間，就代表這着數據有充足的時間裕量進出觸發器。
下一節會對使用vivado對數據做時鐘約束做一個介紹。主要針對應該對哪些時鐘做約束，有哪些約束手段。