fpga中的input delay 該如何利用vivado設置,使用(2)第五天

 

1、找到時鐘報告

2、標題欄的東西就不一一介紹了,主要是知道都有哪些東西,最後會在vivado下面生成timing  窗口。下面的東西就是相對應的命令行。主要就是能通過時序報告瞭解時序狀態和時序路徑。從而判斷該怎麼做。

3、前面就是要要了解都有哪些信息,那麼接下來就是該怎麼根據時序報告做時序約束了。

首先得知道有幾種約束方式?兩種。命令約束和圖形界面約束。

1、對佈線延遲約束。將組合邏輯net delay優化成寄存器裏面。

set_property IOB TRUE[get_port Z[*]],通過命令約束。

2、怎麼用vivado約束?建議還是理解tcl命令,在vivado的edit timing 裏面可以看到生成的時鐘命令。這樣該怎麼約束就心中有數。至於具體怎麼做。就不再贅述。

有需要再寫

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