FPGA基礎--繪製時序圖

前言

簡單介紹繪製時序圖的相關基礎概念。

 

一般時序圖繪製有兩種方式，如下圖所示。上面的是理想波形，與modelsim仿真中波形一致；下面的考慮到信號由低到高的上升時間，本質沒有區別。

兩種繪製時序圖的方式應用都很廣泛，也各有優勢。Xilinx手冊中使用第二種方式繪製時序圖挺多的。第一種方式在實際工作中廣泛使用。

圖一：

 比如，下圖是Xilinx FIFO手冊中部分時序。

圖二：Xilinx FIFO手冊 時序示例

概念一：時序圖中的建立時間

在圖一上部分圖中，flag信號在時間線1和2之間的部分，一般理解爲該flag信號的建立時間（setup time）。建立時間是指時鐘到達之前，數據和使能信號已經準備好的最小時間間隔。只有在時間線2時刻，clk才能採樣到flag的高電平。

概念二：理解信號拉高與狀態機之間的關係

在IDLE狀態，如果檢測到flag=1，則跳轉下一狀態，同時拉高標誌r_1。可以看見，在狀態跳轉的同時r_1被拉高。但只有在時間線3/6及以後的時刻，才能採樣到r_1=1。在時間線2/5時刻r_1=0。

在ST_1狀態，當在時間線3/6檢測到r_1=1時，拉高r_2信號。