ISE軟件初識
軟件是做FPGA的，很大，我安裝在D盤，安好後，一共佔用了幾十G的空間，電腦明顯變卡，真是醉了。但FPGA很重要，要好好學，所以辛苦一下電腦了，加油。
20170605 週一
今天又回到了實驗室，開始全新的FPGA學習，完全從頭開始，我做好了思想準備，既然要做這個，就要做好，決不能半途放棄。今天先是做好準備，按着開發板使用手冊，安裝環境。雖然很簡單，自己也安裝過很多軟件，經驗累累，但今天在安裝Modelsim SE-64 10.1c這東西的時候，還是被坑了，讓電腦死機不斷重啓，折騰好久，終於安裝好，保住電腦。
由此事，明白現實生活與理想的差距，只有行動纔是有效的改變之路，停於想象，不會有真正的果實。現實的瑣碎事太多，雖然自己求功心切，但必須要一步步來，太急沒用，踏踏實實地做好每件事，不斷累積，才能達到理想的果實。
考慮到以後還可能幫別人安裝，對安裝文件要好好看，一步步來。安裝過程很漫長，要學會利用片時間看相關文檔，提前調研。
嵌入式操作系統移植(在Microblaze處理器上進行uclinux移植).pdf這文檔很好，對嵌入式說明很深，很透徹。
此文檔對幾種嵌入式系統有較好的闡述，比較經典。
ARM 體系結構就是使用內存統一編址方式的典型。
使用 volatile 關鍵字修飾要訪問的的指針變量，這樣可以保障編譯器在編譯時對於該指針的訪問都能保留下來。
硬件設備可以作爲一種不能共享的資源，不能被多個線程同時訪問。
在高速傳輸中，只有幾十個字節深的 FIFO 也會頻繁觸發空和滿的中斷，對系統的性能大打折扣。因此對於數據傳輸量很大的硬件設備常使用DMA 傳輸來減少驅動對處理器的佔用率。直接內存存取。DMA[1]傳輸將數據從一個地址空間複製到另外一個地址空間。當CPU 初始化這個傳輸動作，傳輸動作本身是由 DMA 控制器來實行和完成。
http://baike.sogou.com/v64762098.htm?fromTitle=DMA
DMA 傳輸對於高效能 嵌入式系統算法和網絡是很重要的。在實現DMA傳輸時，是由DMA控制器直接掌管總線，因此，存在着一個總線控制權轉移問題。即DMA傳輸前，CPU要把總線控制權交給DMA控制器，而在結束DMA傳輸後，DMA控制器應立即把總線控制權再交回給CPU。一個完整的DMA傳輸過程必須經過DMA請求、DMA響應、DMA傳輸、DMA結束4個步驟[2]。
DMA爲了幫助大數據傳輸的內設硬件，需要時調用它，讓DMA進行數據傳輸控制，CPU在同時可處理其他任務。
小結：要使用上DMA，還要跑板子驗證，測試，後續工作還多，知道這個點，但用的時候還是要一步步來，磨刀不誤砍柴工，先充分理解，用的時候才能得心應手。
20170606 週二
接到高精度AD採集任務，在0.1%的高精度下。有諸多難點，現在在解決低筒濾波的問題。獲取資料，要書本和網絡相結合，有一定理解後，要查閱最新論文等。做一個好東西，肯定要有突破的，要有充分付出的思想狀態。
測試了下新板子，問題很多，秋哥不在，有點無從下手的感覺。我現在還是先把FPGA學起走。這是我的重點。
第一個FPGA程序下載成功了，流水燈亮起來了。小波折，程序中計數爲199_99_999，少寫一個9導致錯誤，細心檢查終於發現，有源程序很重要呀。還有，多modelsim的使用還要看文檔學習，好多不會，沒能真的仿真起來。
20170607
挃令執行的流水線是幵行流水線，它分爲 3 級流水：叏挃、譯 碼和執行。
黑金Sparten6開發板Microblaze教程，此教程簡單的使用C語言對開發板做了功能實現，看着比較簡單，但還沒有實踐過，具體的路還有很長要走。現在還是想先把verlog用起來，這樣對後面的學習都有幫助。用verlog先把FPGA的硬件原理有個瞭解，再說C語言的事。
verilog語言編寫過程：建立工程，前面設置過，已經選好了。 Project->New Source，建立.v文本，module XXX(包含所有的輸入輸出端口);開始編寫程序。隨着時鐘執行程序。編寫好後，新建文本，寧存爲UCF文件再添加。然後編譯，generate。連接開發板，繼續下面的configure，進入下載界面。加入下載接口後，點擊new-project，建立MCS文件，一路ok下去，要generate file，才能生成MCS文件。最後雙擊回到鏈接頁面，點SPI導入MCS文件，再選擇M25P16，最最後，雙擊FLASH，program，ok。
注：平時調試代碼，不要固化程序，使用單詞下載方式。
到此，又完成一個測試實驗，很開心。但又很多要注意的，這裏小結一下。
1，對程序的編寫很老火，自己還寫不出來，光是Verilog的語法，格式需要更多的記憶，下來還要多花功夫看Verilog教程書，要學的很多。
2，對開發軟件ISE的使用，進過這次實踐，好很多了，知道這是一個強大的軟件，需要更多的使用才行。重要的是，始終保持現在這種求知、好學的心態，一步步的做下去，把FPGA做好，利用這麼好的資料。
3，雖然現在做的不是自己想的很遠的東西，那個語言識別智能邏輯思考系統，但現在的我走在同一條路上，先把眼下的事學好、做好，有了成果，再繼續延伸到去做自己想要的更高東西。
做硬件中的軟件工程師。希望用自己的思維方式，改變世界。
繼續PLL鎖相環測試。調用了pll_ip核，將50M外部時鐘付給ippll，產生了25MHz的方波。通過J2口輸出，需要用示波器，未測試，先跳過這一屆實驗。
好了，今天先到這裏，學的內容挺多的，要休息下。下面的時間好好回顧下所學內容，明天繼續接下來的課程。
小結：ISE強大，隨着使用，慢慢上手。現在的難點是對Verilog的編程，有太多規則，比較難理解和使用，現在看，先用背的方式去學習Verilog吧。我想的是，想吧整個ＦＰＧＡ流程搞清楚，到具體編程時，在慢慢找出源碼來琢磨和研發。哦，重點的AD那一章節，注意把握仔細學習一下。