1.進程語句本身是並行語句，但其內部爲順序語句。
2.VHDL不區分大小寫，Verilog區分大小寫。
3.參數規範：普通內部信號全部小寫，參數定義大寫。
4. 寄存器類型：表示一個抽象的數據存儲單元，它只能在always語句和initial語句中被賦值。如果該過程語句描述的是時序邏輯，即always語句帶有時鐘信號，則該寄存器變量對應爲寄存器；如果該過程語句描述的是組合邏輯，即always語句不帶有時鐘信號，則該寄存器變量對應爲硬件連線；寄存器類型的缺省值是x（未知狀態）。
5.參數類型：參數其實就是一個常量，常被用於定義狀態機的狀態、數據位寬和延遲大小等，由於它可以在編譯時修改參數的值，因此它又常被用於一些參數可調的模塊中，使用戶在實例化模塊時，可以根據需要配置參數。在定義參數時，我們可以一次定義多個參數，參數與參數之間需要用逗號隔開。這裏我們需要注意的是參數的定義是局部的，只在當前模塊中有效。
6. .
7.三個always語句來開始編寫狀態機的代碼，第一個always採用同步時序描述狀態轉移，第二個always採用組合邏輯判斷狀態轉移條件，第三個always是描述狀態輸出。
8.元件，參數的例化
