模集經典二級運放設計

案例來自於《CMOS_analog Circuit Design》-Allen

一、基本構型

希望確定各晶體管的尺寸以達到如下要求：

基本參數	電平參數	頻率參數
$L=1\mu m$	共模電平$ICMR=-1 ~to~2V$	相位裕度60°,增益$A_v>5000$
$C_L=10pF$	$P_{diss} \leq 2mW$	壓擺率$SR>10V/\mu s$
$V_{DD}=-V_{SS}=2.5V$	$V_{out} =\pm 2V$	帶寬增益積$GB=5MHz$

另外器件參數$k_n'=110 \mu A/V^2,k_p'=50 \mu A/V^2,V_T=0.7\pm0.15V$。

二、設計過程：

(1) 滿足相位裕度條件，確定米勒電容$C_c$

因爲已知負載電容$C_L=10pF$，考慮到二級運放有一個隱含條件：第二級放大的跨導是第一級的10倍，即$g_{m6}=10~g_{m1}$，這樣考慮零點後，要達到60°的裕度，第二極點要大於單位增益帶寬$GB$的2.2倍（不考慮零點是$\sqrt{3}=1.73$倍）。根據這個條件可以確定$C_c$，它太小不能滿足裕度要求，太大會衰減過快，不滿足帶寬要求。
$w_2 \geq 2.2GB \rightarrow \frac{g_{m6}}{C_L}\geq 2.2 \frac{g_{m1}}{C_c}\rightarrow C_c\geq 0.22C_L=2.2pF$
不妨取$C_c=3pF$。

(2)滿足壓擺率，確定偏置電流$I_5$

$SR=\frac{I_5}{C_c}\rightarrow I_5=SR\times C_c=30\mu A$

(3)滿足帶寬增益積，確定$g_{m1},g_{m6}$

$\begin{aligned} g_{m1}&=GB\times C_c =(5\times10^6)(2\pi)(3\times10^{-12})=94.25\mu S\\ g_{m6}&=10 g_{m1}=942.5 \mu S \end{aligned}$

(4) 滿足輸入共模電平，確定$(W/L)_{1,2},(W/L)_{3,4},(W/L)_5$

由$M_1$的跨導可以很容易得到：
$(W/L)_{1,2}=\frac{g_{m1}^2}{2k_n'I_1}=\frac{(94.25)^2}{2*110*15}=2.79\approx3$
輸入共模電平最大值爲2V，要保證$M_3$管飽和，考慮到PMOS和NMOS閾值電壓偏離的最壞情況，當$V_{T_n}=0.55,V_{T_p}=0.85$時，$M_3$的過驅電壓最小，需要的寬長比最大，以保證最壞情況下也飽和。
$\begin{aligned} (W/L)_{3,4}&=\frac{2*0.5I_5}{k_p'(V_{DD}-V_{in_{max}}+V_{Tn_{min}}-V_{Tp_{max}})^2}\\ &=\frac{30\times10^{-6}}{50\times 10^{-6}(2.5-2+0.55-0.85)^2}=15 \end{aligned}$
輸入共模電平最小爲-1V，要保證$M_5$管飽和，考慮到NMOS閾值電壓偏離的最壞情況，當$V_{T_n}=0.85$時，$M_5$的過驅電壓最小，需要的寬長比最大，以保證最壞情況下也飽和。
$\begin{aligned} V_{ov5_{min}}&=V_{in_{min}}-V_{ss}-V_{Tn_{max}}-V_{ov1}\\ &=-1-(-2.5)-0.85-\sqrt{\frac{30\times10^{-6}}{110\times 10^{-6}\times3}}=0.35V\\ (W/L)_{5}&=\frac{2I_5}{k_n'V_{ov5_{min}}^2}=\frac{2(30\times10^{-6})}{110\times10^{-6}(0.35)^2}=4.49\approx4.5 \end{aligned}$

(5)確定$(W/L)_6,I_6,(W/L)_7$

有個很關鍵的一點，當共模輸入時，$V_{g6}=V_{d4}=V_{d3}$，也就是三個PMOS管過驅電壓一致，容易求出$g_{m4}=\sqrt{2I_4k_p'(W/L)_4}=\sqrt{2*15*50*15}=150\mu S$，結合$g_{m6}=942.5\mu S,(W/L)_4=15$，可得：
$\begin{aligned} (W/L)_6&=(W/L)_4\times \frac{g_{m6}}{g_{m4}}\approx94\\ I_6&=I_4\times \frac{(W/L)_6}{(W/L)_4}\approx95\mu A\\ (W/L)_7&=(W/L)_5\times \frac{I_6}{I_5}\approx14 \end{aligned}$

(6)檢查輸出電壓、功耗、增益是否達標

$\begin{aligned} V_{ov6}&=\sqrt{2I_6/\beta_6}=\sqrt{2*95/(50*94)}\approx 0.2<0.5\\ V_{ov7}&=\sqrt{2I_7/\beta_7}=\sqrt{2*95/(110*14)}\approx 0.35<0.5\\ P_{diss}&=5*(30+95)=0.625<2mW\\ A_v&=A_{v1}*A_{V2}=(g_{m1}*r_{o1})(g_{m6}*r_{o6})\\ &=(\frac{94.25}{15*(0.04+0.05)})(\frac{942.5}{95*(0.04+0.05)})\\ &=69.8*110=7678>5000 \end{aligned}$

三、結果及半定量分析

輸出的波動幅度時4V，$M_2$ 漏極波動約40mV($A_2\approx100$)，輸入兩端相等時$V_{d2}=2.5-0.7-0.2=1.6V$，線性條件下，輸入的最大差模電壓約0.6mV($A_1\approx70$)。

四、Hspice 模擬結果

1、網表

* 二級運放Hspice 網表描述
*晶體管參數
M1 4 2 3 3 MN l=1u w=3u 
M2 5 1 3 3 MN l=1u w=3u 
M3 4 4 8 8 MP l=1u w=15u 
M4 5 4 8 8 MP l=1u w=15u 
M5 3 7 9 9 MN l=1u w=4.5u 
M6 6 5 8 8 MP l=1u w=94u 
M7 6 7 9 9 MN l=1u w=14u 
M8 7 7 9 9 MN l=1u w=4.5u 
Cc 6 5 3p
.model mn nmos level=1 vto=0.7 kp=110u lambda=0.04 
.model mp pmos level=1 vto=-0.7 kp=50u lambda=0.05

*電源、輸入及外部負載
Ibias 8 7 30u 
VDD 8 0 2.5
VSS 9 0 -2.5
vin1 2 0 1 ac 1
vin2 1 0 1
CL 6 0 10p

*靜態工作點
.op
*零極點
.pz v(6) vin1
*交流分析
.ac dec 10 1 100meg
.print ac v(6) vp(6)
.end

2、靜態電壓和晶體管參數如圖：

可以看出，管子都處於飽和狀態，計算時忽略了溝道調製效應，實際的漏源電流會更大。因爲NMOS的lambda小於PMOS，所以節點6處的電壓大於0，爲995.5796m。節點4的電壓與之前分析一致，爲1.6V。

3、零極點

紅框中是主要的極點和零點，單位是赫茲。單位增益帶寬$GB=5MHz$，$p_2\approx 5*3=15MHz$，與16.2相近。主極點爲$GB/A=651Hz$，與579相近。零點約爲GB十倍，也相近。

4、波特圖

數據點顯示單位帶寬增益爲5MHz，相位裕度爲67.5°，還是比較符合預期的。