以下內容轉自 艾米電子 - 使用有符號數，Verilog（http://www.cnblogs.com/yuphone/archive/2010/12/12/1903647.html）
Verilog-1995中的有符號數
在Verilog-1995中，只有integer數據類型被轉移成有符號數，而reg和wire數據類型則被轉移成無符號數。由於integer類型有固定的32位寬，因此它不太靈活。我們通常使用手動加上擴展位來實現有符號數運算。下面的代碼片段將描述有符號數和無符號數的運算：
1 reg [7:0] a, b; 2 reg [3:0] c, 3 reg [7:0] sum1, sum2, sum3, sum4; 4 . . . 5 // same width. can be applied to signed and unsigned 6 sum1 = a + b; 7 // automatica 0 extension 8 sum2 = a + c; 9 // manual 0 extension 10 sum3 = a + {{4{1'b0}}, c}; 11 // manual sign extension 12 sum4 = a + {{4{c[3]}}, c};
在第一條語句中，a、b和sum1有相同的位寬，因此無論是轉譯成有符號數還是無符號數，它都將引用相同的加法器電路。
在第二條語句中，c的位寬僅爲4，在加法運算中，它的位寬會被調整。因爲reg類型被作爲無符號數看待，所以c的前面會被自動置入0擴展位。
在第三條語句中，我們給c手動前置4個0，以實現和第二個表達式一樣的效果。
在第四條語句中，我們需要把變量轉譯成有符號數。爲了實現所需的行爲，c必須擴展符號位到8位。沒有其他的辦法，只好手動擴展。在代碼中，我們重複複製c的最高位4次（4{c[3]}）來創建具有擴展符號位的8位數。
3 Verilog-2001中的有符號數
在Verilog-2001中，有符號形式也被擴展到reg和wire數據類型中。哈哈，新加一個關鍵字，signed，可以按照下面的方式定義：
reg signed [7:0] a, b
使用有符號數據類型， 第2節所述代碼可以被改寫爲：
reg signed [7:0] a, b; reg signed [3:0] c; reg signed [7:0] sum1, sum4; . . . // same width. can be applied to signed and unsigned sum1 = a + b; // automatic sign extension sum4 = a + c;
第一條語句將引用一個常規的加法器，因爲a、b和sum1具有相同的位寬。
第二條語句，所有的右手邊變量都具有signed數據類型，c被自動擴展符號位到8位。因此，無需再手動添加符號位。
在小型的數字系統中，我們通常可以選用有符號數或者無符號數。然而，在一些大型的系統中，會包括不同形式的子系統。Verilog是一種弱類型語言，無符合變量和有符號變量可以在同一表達式中混用。根據Verilof的標準，只有當所有右手邊的變量具有signed數據類型屬性的時候，擴展符號位才被執行。否則，所有的變量都只擴展0。考慮下面的代碼片段：
1 reg signed [7:0] a, sum; 2 reg signed [3:0] b; 3 reg [3:0] c; 4 . . . 5 sum = a + b + c;
由於c不具有signed數據類型屬性，因此右手邊的變量b和c的擴展位爲0。
Verilog有兩個系統函數，$signed和$unsigned()，用以將括號內的表達式轉換爲signed和unsigned數據類型。比方說，我們可以轉換c的數據類型，
sum = a + b + $signed(c);
現在，右手邊的所有變量都具有signed數據類型屬性，因此b和c將擴展符號位。
在複雜的表達式中，混用signed和unsigned數據類型將引入一些微妙的錯誤，因此應當避免混用。如果真的很有必要，那麼表達式需要保持簡單，同時通用轉換函數，以確保數據類型的一致性。