前言

本文檔是基於FPGA的TDC設計說明文檔，詳細描述關於TDC計時模塊的FPGA設計的原理。

一、TDC的基本概念

時間數字轉換技術（TDC）是建立在R.Nutt在1968年提出的延遲線結構基礎之上，利用信號通過邏輯門電路的絕對傳輸時間提出的一種時間測量方法，早期用同軸線來實現延遲線，隨着集成電路的發展，這種結構的計時器被移植到IC上，得到迅速推廣，其測量原理如圖2-1所示。

圖2-1 TDC測量原理—經典NUTT延遲線基本結構
整條延遲線（Delay Line)由一組延遲單元組成，每個延遲單元配合一個觸發器，觸發器的時鐘由時間脈衝的結束下降沿提供，當時鍾脈衝結束後，觸發器可以記錄延遲多少個時間單位，也就是stop信號相對於start信號落後的時間，從而實現將時間轉化爲數字的測量。這種測量方法的精度取決於延遲單元1 的延遲時間。

二、基於FPGA的TDC實現原理

基於FPGA的TDC技術相比於常規的TDC技術，優勢在於對於計時數據的獲取與處理方式更加靈活，在多重回波、異常點的處理上有了更多的選擇餘地，基於FPGA的TDC技術實現原理如下圖：

如圖中所示，基於FPGA的TDC模塊使用多級LE中的CARRY-CHAIN進行級聯形成多級累加器結構，使用綜合語句及布板工具使其形成逐位進位加法器，從圖中可以看到鏈狀結構就對應TDC進位鏈，也就是上文中提到的NUTT延遲線，鏈單元間的延遲即延遲線中的延遲單元。在TDC模塊工作過程中，首先使用驅動單元產生start信號，在雷達產品中，該start信號通常採用全局時鐘信號生成，與LD/APD驅動信號有明確的整倍數的時鐘週期關係且同相位，該start信號驅動LD發光產生激光脈衝，激光脈衝打在被射物表面後返回回波信號，回波信號經過一系列的光電轉換、降噪處理、放大處理後生成與FPGA接口電平所匹配的stop信號進入FPGA中的TDC模塊，此時的stop信號已爲數字脈衝信號，時序關係如下圖：

如上圖所示，計時結果（即被測物相對於雷達的距離/時間）爲stop信號上升沿相對於start信號上升沿的時間偏差。TDC計時結果包括2個部分的計時數據：小數週期計時與整數週期計時。其中，小數週期計時由進位鏈結果產生，整數週期計時由計數器結果產生，二者的差值即爲計時結果。