verilog matlab fir 濾波器設計

FPGA FIR濾波器設計

最近課程項目中需要用到低通濾波器,對已調信號進行低通濾波。之前用altera的fir ip核來做,但是fir ip核的仿真實在是太難了,一直找不到庫,弄了好久也沒搞好。直接上板用signaltap抓信號的話由於電腦太垃圾編譯一次時間太長,調試的心累。只好先暫時不用ip核。這兩天看到用matlab軟件生成verilog語言的fir濾波器,感覺挺有意思,記錄一下。

matlab濾波器設置界面

先進入matlab輸入edatool進入濾波器設置界面。

設置想用的窗函數和濾波器類型,設置採樣率和截止頻率(理論上採樣率不低於奈奎斯特頻率)。這裏我的測試波形選用的是一個4Mhz的正弦波和一個0.04Mhz的正弦波的混疊波形。於是我將截止頻率設置爲1M。

點擊design fiter之後再點Targets–Generate HDL,選擇語法爲verilog,生成filter文件和tb_filter文件。

生成的filter文件有五個信號,我沒有具體研究,我將clk_enable使能信號直接置1,reset信號直接置0。剩下的2個信號連接我的用來測試的正弦波文件的時鐘引腳的混疊信號管腳,一個輸出引腳用來觀察濾波之後波形。

最終效果不錯,濾波非常成功。

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