原创 FPGA配置方式
FPGA有多種配置/加載方式。粗略可以分爲主動和被動兩種。主動加載是指由FPGA控制配置流程，被動加載是指FPGA僅僅被動接收配置數據。 最常見的被動配置模式就是JTAG下載bit文件。此模式下，主動發起操作的設備是計算機，數據通路是J
2018-11-04 07:32:20
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原创 更新鏡像
更新鏡像這一概念，會有兩個完全不一樣的概念，需要先說清楚。 1.更新FPGA的配置 這種方案對應Xilinx的bit文件下載和Intel(Altera)的sof文件下載，更新的是FPGA的配置，立即生效。這種方案存在的問題是配置過程中，
2018-11-04 07:32:20
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原创 FPGA將加速今日新型態數據中心的主流應用
在這個強調智能與聯網的時代，可編程邏輯柵陣列 （FPGA）已經成爲一個重要且不可或缺的元件。以全球500億個聯網設備，一年所產生的數據量將不計其數。從數據中心、5G通訊、虛擬網絡功能，到嵌入式系統，FPGA都能在設備以及雲端之間，扮演重
2018-10-13 06:47:41
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原创 FPGA遠程更新之限制條件
FPGA可重配置帶來了很高的靈活性，所以基於FPGA的設計/產品往往也會有後期更新/升級的需求。同時，需要更新/升級的FPGA板卡由於物理條件的限制，可能無法現場升級。比如： 1.FPGA板卡部署在異地機房中，無法隨時進入機房進行升級（
2018-10-10 06:42:39
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原创 異步FIFO格雷碼與空滿
在傳遞讀寫時鐘域的指針使用格雷碼來傳遞，如何把二進制轉換爲格雷碼，格雷碼是如何判斷讀空寫滿呢？ 二進制碼轉換成二進制格雷碼，其法則是保留二進制碼的最高位作爲格雷碼的最高位，而次高位格雷碼爲二進制碼的高位與次高位相異或，而格雷碼其餘各位與
2018-10-10 06:42:39
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原创 從雲端到邊緣 AI推動FPGA應用拓展
近日，全球最大的FPGA廠商賽靈思宣佈收購深鑑科技的消息，引發人工智能芯片行業熱議，這也是首起中國AI芯片公司被收購的案例。值得注意的是，收購深鑑科技的賽靈思在2018年下半年重點發展方面是汽車自動駕駛。 FPGA市場的競爭正在發生變化
2018-09-26 06:34:45
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原创 異步FIFO空滿設計延遲問題
由於設計的時候讀寫指針用了至少兩級寄存器同步，同步會消耗至少兩個時鐘週期，勢必會使得判斷空或滿有所延遲，這會不會導致設計出錯呢？ 異步FIFO通過比較讀寫指針進行滿空判斷，但是讀寫指針屬於不同的時鐘域，所以在比較之前需要先將讀寫指針進行
2018-09-26 06:34:45
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原创 異步FIFO跨時鐘域亞穩態如何解決？
跨時鐘域的問題：前一篇已經提到要通過比較讀寫指針來判斷產生讀空和寫滿信號，但是讀指針是屬於讀時鐘域的，寫指針是屬於寫時鐘域的，而異步FIFO的讀寫時鐘域不同，是異步的，要是將讀時鐘域的讀指針與寫時鐘域的寫指針不做任何處理直接比較肯定是錯
2018-09-20 00:31:28
原创 FPGA該如何應對ASIC的大爆發？
有人認爲，除了人才短缺、開發難度較大，相比未來的批量化量產的ASIC芯片，FPGA在成本、性能、功耗方面仍有很多不足。這是否意味着，在ASIC大爆發之際，FPGA將淪爲其“過渡”品的命運？ 安路科技市場與應用部副總經理陳利光表示，上面這
2018-09-19 06:45:19
原创 異步FIFO中空滿信號如何產生？
異步FIFO中，空滿信號該如何產生呢？ 在復位的時候，讀指針和寫指針相等，讀空信號有效（這裏所說的指針其實就是讀地址、寫地址）當讀指針趕上寫指針的時候，寫指針等於讀指針意味着最後一個數據被讀完，此時讀空信號有效。寫滿信號：當寫指針比讀指
2018-09-18 06:12:25
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原创 何爲眼圖
在對高速串行數字信號進行測試和驗證的場合，我們會用示波器測試眼圖，從而判別對應信號的質量、設備的穩定度、信道質量，從而判別出哪裏出了問題。眼圖文章從以下幾個問題來討論：什麼是眼圖、眼圖用在什麼場合、反映了波形什麼信息，會通過例子具體分
2018-09-13 12:04:39
原创 強大的晶體管
超300億晶體管——3倍於最高端服務器CPU 如果讓大家猜晶體管最多的芯片是什麼？很多朋友可能會回答是最高端的服務器CPU，一般這種帶了超大規模片內CACHE具備幾十個內核的CPU大約有100多億個晶體管，非常嚇人。可是面對最高端的FP
2018-09-13 12:04:39
原创 硬件的思維
讀者如果學習了verilog，並且有了一定的實踐經驗的話應該強烈的感受到，verilog和軟件（諸如C/C++）有着本質且明顯的差別，是一條不可跨越的鴻溝。所以初學者把C和verilog拿來作比較是完全沒用的，甚至會把初學者繞暈，影響學
2018-09-13 12:04:39
原创 方波中的毛刺
在FPGA設計中，經常要對外部輸入的信號捕捉上升沿。 在某些設計中，外部輸入信號爲方波信號，由比較器輸出。 如上圖，比較器輸出方波後，電路設計欠佳，產生抖動，下降沿產生毛刺，如果FPGA邏輯設計不好，容易在方波下降沿時再次捕捉到上升沿
2018-09-05 19:14:23
原创 FPGA--數字芯片之母
這個世界先有雞還是先有蛋？沒有人知道答案。但是如果有人問ess9018、ak4497、cs43198這些高端SIGMADELTA架構DAC的媽媽是誰？我們可以回答您:它們都有一個同樣的媽，名字叫做FPGA。 FPGA是什麼？ FPGA的
2018-09-05 19:14:23