原创 2011年-2019年全國大學生電子設計競賽綜合測評——常用電路Multisim仿真——有源低通濾波器設計
2017年綜合測評仿真電路講解：https://blog.csdn.net/DengFengLai123/article/details/99290583 題目和結果鏈接：https://blog.csdn.net/DengFen
2020-06-28 13:17:29
原创 FPGA仿真必備（1）——Matlab生成.mif文件——JPG圖片轉.mif文件——Matlab生成.txt文件
1. mif 文件 MIF(Memory Initialization File)，內存初始化文件，用於 Altera / Intel 的 FPGA 器件的 RAM 或 ROM 配置。 例如： （1）圖像處理中，使用 ROM 存儲
2020-06-28 13:17:29
原创 通信原理--信道編碼--卷積碼--FPGA與Verilog實現Viterbi譯碼
通信原理–信道編碼–卷積碼 MATLAB 與 FPGA無線通信、圖像處理、數字信號處理系列 Viterbi譯碼 卷積碼的譯碼可分爲代數譯碼和概率譯碼，其中代數譯碼包括門限譯碼，概率譯碼包括Viterbi譯碼和序貫譯碼等。Viter
2020-06-28 13:17:29
原创 Verilog筆記——奇數分頻和小數分頻
1.偶數分頻 簡單，只是注意時鐘翻轉的條件是(N/2)還是(N/2)-1，非阻塞賦值在下一個時鐘纔會更新值。 2.奇數分頻 奇數分頻比偶數分頻複雜一些，當不要求分頻的佔空比時，對輸入時鐘clk上升沿計數，可以設置兩個計數的翻轉點，
2020-06-28 13:17:18
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原创 FPGA實現OFDM通信——FFT與IFFT（2）——調用HLS的FFT庫實現N點FFT（hls:fft）
在HLS中用C語言實現8192點FFT，經過測試，實驗結果正確，但是時序約束不到100M的時鐘，應該是設計上的延時之類的比較大，暫時放棄這個方案，調用HLS中自帶的FFT庫（hls:fft）hls_fft.h。實際上，在HLS中調
2020-06-28 13:17:18
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原创 matlab與FPGA數字濾波器設計、無線通信、FPGA數字信號處理系列（3）—— Matlab 與 Vivado 聯合仿真 FIR 濾波器，fdatool工具箱
本講使用 matlab 產生待濾波信號，並編寫 testbench 進行仿真分析，在 Vivado 中調用 FIR 濾波器的 IP 核進行濾波測試，下一講使用 兩個 DDS 產生待濾波的信號，第五講、第六講開始編寫verilog代
2020-06-28 13:17:18
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原创 matlab與FPGA無線通信、FPGA數字信號處理系列（4）—— Vivado DDS 與 FIR IP核設計 FIR 數字濾波器系統
本講使用兩個DDS產生待濾波的信號和 matlab 產生帶濾波信號，結合FIR濾波器搭建一個信號產生及濾波的系統，並編寫 testbench 進行仿真分析，下一講 開始編寫 verilog 代碼設計FIR濾波器，不再調用IP核。
2020-06-28 13:17:18
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原创 Matlab筆記——AWGN函數詳解與實例——AWGN加性高斯白噪聲+QPSK調製
MATLAB 與 FPGA無線通信、圖像處理、數字信號處理（數字濾波器）、信道編碼系列 加性高斯白噪聲(Additive White Gaussian Noise) awgn函數向信號中添加高斯白噪聲 1.Y = awgn(X,S
2020-06-28 13:17:18
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原创 Matlab與FPGA圖像處理——Roberts、Prewitt、Sobel、LOG、Canny等常見的圖像邊緣檢測算子比較
MATLAB 與 FPGA無線通信、圖像處理、數字信號處理系列 基於FPGA的實時邊緣檢測系統設計，sobel邊緣檢測流水線實現 圖像的邊緣是圖像在亮度級上的階梯變化的位置，因此可以通過來一階微分增強邊緣的變化，以
2020-06-28 13:17:18
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原创 Matlab與FPGA數字信號處理系列——DDS信號發生器——Quartus ii 原理圖法利用 ROM 存儲波形實現DDS（1）
MATLAB 與 FPGA無線通信、圖像處理、數字信號處理系列 系統框圖 基於FPGA的DDS信號發生器系統框圖如下圖所示，採取查表法。 （1）對一個完整週期的波形進行採樣，將採樣點存在ROM中； （2）依次給出ROM的訪問地址
2020-06-28 13:17:17
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原创 FPGA、數字IC系列（2）——電子科大與北航部分Verilog題目與解析
一、選擇題 1.在不影響邏輯功能的情況下， CMOS與非門的多餘輸入端可 ______。 A.接高電平 B.接低電平 C.懸空 D.通過電阻接地 答案 ：A 解析 ：CMOS與非門，只要有一個輸入端爲低電平，與運算後均爲低電平，輸
2020-06-28 13:17:17
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原创 Quartus ii 與 Verilog入門教程（1）——Verilog實現8位計數器
下載：Quartus ii與verilog實現8位計數器，Modelsim仿真工程 1.計數器原理 在時鐘作用下，輸出信號從0開始，每個時鐘的上升沿輸出加1。當復位信號有效時，輸出清零。計時實現只需累加即可。 計數器雖然簡單，但是
2020-06-28 13:17:17
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原创 Verilog筆記——檢測輸入的32位數據是否是2的N次方——Quartus與Modelsim仿真
MATLAB 與 FPGA無線通信、圖像處理、數字信號處理系列 1、題目要求 輸入32-bit數據，若是2的N次方（如1=20，2=21）,輸出1，否則輸出0，復位時輸出高阻態。 2、檢測思路 當且僅當輸入的32bit數據有1bi
2020-04-27 23:48:13
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原创 Verilog中狀態機編碼方式的選擇——FSM有限狀態機——二進制編碼(Binary)、格雷碼(Gray-code)編碼、獨熱碼(One-hot)編碼
本文轉載自：Verilog中狀態機編碼方式的選擇 文章很不錯，看到幾篇轉載此文章的，但是都沒有標明出處，我能找到的最早的文章是2012年博主“一個人遊”的文章，轉載至此，如有其他原創請聯繫博主修改或刪除此博客。 在Verilog中
2020-04-25 21:02:58
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原创 基於FPGA的實時邊緣檢測系統設計，Sobel邊緣檢測，FPGA實現Sobel圖像邊緣檢測，FPGA圖像處理，MATLAB圖像邊緣檢測
摘要：本文設計了一種基於 FPGA 的實時邊緣檢測系統，使用OV5640 攝像頭模塊獲取實時的視頻圖像數據，提取圖像邊緣信息並通過 VGA顯示。FPGA 內部使用流水線設計和並行運算加速算法，利用乒乓操作和 SDRAM 緩存圖像，
2020-02-22 22:56:36
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