原创 串口通訊編程一日通2(Overlapped IO模型)

第一篇初步瞭解串口的大致運作,接下來我們看基本操作 先看串口操作的數據結構: 串口操作有幾個比較重要的Struct 1.Overlapped I/O 異步I/O模型 異步I/O和同步I/O不同,同步I/O時,程序被掛起

原创 C語言中會常用到的一些小程序

1.gets() 可以講標準輸入設備輸入的字符放進一個數組。 e.g. #include <stdio.h> void main( void ) {   char line[81];   printf( "Input a str

原创 VC MFC 串口通信(多線程)

VC  MFC  串口通信(多線程) 現在一般用VC寫串口通信,大多數人會採取下面的三種方式: 一.直接利用VC 裏面的MSComm類進行編程。 二.網上也有一個比較好的類,大多數人也喜歡採用SerialPort(此類其實也比較好用) 三

原创 VC中一些小知識點

一. 在VC中與每個窗口有關的類,有一個變量(hwnd)都保存了這個窗口的句柄。 二.在VC中,對於對於多線程編程,如果相對線程函數進行封裝的話,可以將它放在對應的類的裏面,但前面需要添加static關鍵字,原因是此時多線程函數,此函數在

原创 K60的計時器/定時器的簡單介紹

 一. 可編輯延遲模塊(PDB) PDB的基本知識: 1)用途:可以爲編輯間隔ADC模塊的硬件觸發時間,也可以編輯DAC模塊間隔觸發的可控時延,提供轉換精準時間。 2)資源:15中輸入觸發源;分別有8路的配置ADC和DAC觸發通道;8路的

原创 運算放大器的性能指標

一.直流指標(靜態指標) 1.輸入失調電壓(Input offset voltage)          在理想的運算放大器中,當運放輸入的電壓的爲0時,輸出的電壓也應該爲0,但實際中往往不是這樣的,所以輸入失調電壓(Vos)的含義是爲了

原创 GDI+我們可以很方便的對bmp、jpeg、gif、tiff、png格式的圖片進行轉換

引言:通過GDI+我們可以很方便的對bmp、jpeg、gif、tiff、png格式的圖片進行轉換。 步驟: 1)    通過GdiplusStartup初始化GDI+,以便後續的GDI+函數可以成功調用。 2)    通過GetImag

原创 BJT與MOSFET與IGBT的區別

一.MOSFET與IGBT的區別 從結構上來講,以N型溝道爲例,IGBT與MOSFET的區別在於MOSFET 的襯底爲N型,IGBT的襯底爲P型;從原理上說IGBT相當於一格MOSFET與BIpolar的組合,通過背面P型層空穴降低器件的

原创 串口通訊編程一日通3(COMMTIMEOUTS DCB整理)

上一篇看了Overlapped IO模型後,接下來看剩下兩個重要結構:    2.COMMTIMEOUTS結構 超時設置 COMMTIMEOUTS:COMMTIMEOUTS主要用於串口超時參數設置。COMMTIMEOUTS結構如

原创 串口通訊編程一日通1(整合資料)

串口是常用的計算機與外部串行設備之間的數據傳輸通道,由於串行通信方便易行,所以應用廣泛。 本文以VC++爲平臺進行串口通信編程 串口通訊在VC++下實現方式有很多,控件自然是最簡單話的方式了,但由於控件只支持對話框程序,有些場合又不

原创 串口通訊編程一日通4(串口基本操作)

前幾篇大概介紹了串口的相關幾個結構,瞭解後開始進入Windows API的基本操作   1.CreateFile創建打開串口 用指定的方式打開指定的串口,注意文件在Windows的概念很廣泛,包括:文件、通訊設備、命名管道、郵件、

原创 Veriog中的四種結構(initial,always,task,function)

一,initial 作用:initial語句用於變量的初始化。。。 注意:一個模塊中可以有多個initial語句。。。所有的initial語句是並行的。 二.always  聲明格式:  always <時序控制>  <語句> 注意:1)

原创 Verilog的塊語句

塊語句的類型 一.順序塊 1)定義:關鍵字begin——end用於將多條語句組成順序塊。 2)特點: a.順序塊中的語句是一條一條按順序執行的,只有在前面的語句執行完,纔會執行後面的語句。(除了帶有嵌入延遲語句控制和非阻塞賦值語句) 注意

原创 strlen 與sizeof的區別

sizeof計算靜態數組的大小,strlen計算動態大小的數組,以NULL結束。如果定義一個char*的數組,計算長度,只能用strlen。 一、sizeof    sizeof(...)是運算符,在頭文件中typedef爲unsigne

原创 Verilog中的wire和reg區別

 首先Verilog中物理數據可以分爲線型和寄存器型,在數據定義的時候我們容易混淆。在這裏我們一wire和reg爲區別討論它們的區別。 主要討論幾大區別: 一.reg相當於寄存器,wire相當於物理連線。。。。 二.reg寄存器保持最後一