原创 python安裝已經下載的庫
安裝 pip install C:\Users\grace\Desktop\Django-1.11.2.tar.gz 後面是下載的庫的絕對地址 C:\Users\grace>pip install C:\Users\grace\Deskt
2020-06-16 15:12:49
原创 first week python
內容 1） python的優缺點 2）python 2.x和python 3.x的異同 3） if、for和while語句，break和continue 4）excel文件的讀寫 5）編寫登錄接口的流程圖 之前學過一段時間的python，
2020-02-24 20:47:14
原创 fpga實現神經元
實現二輸入邏輯與，邏輯或。沒有用到乘法器，只用加法器和狀態機，仿真沒有問題，板子上運行還沒有測試，僅供參考吧！ module perception(clk,en_start,en_train,data_in,rst_n,y_o,w_0);
2020-02-24 20:47:14
原创 python實現順序查找和折半查找
1 順序查找 特點：不需要內容有序，一個一個查找 缺點：查找效率低，不適合大數據 ，假設數據的總個數爲n，則計算複雜度爲n/2 下面的程序由三個函數組成，第一個函數是裝飾器，作用是計算函數的 運行時間 第二個函數的作用是數據的輸
2020-02-24 20:47:14
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原创 用戶登錄接口（重點是python對excel文件的讀寫操作）
1 用戶登錄接口的功能說明 2 流程圖 3 python對excel文件讀寫 4 原代碼 1 用戶登錄接口的功能說明 1 提示用戶輸入用戶名 2 將輸入的用戶名與excel裏存放的用戶名經行比對，如果存在則提示用戶輸入密碼，不存在則提示
2020-02-24 20:47:14
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原创 txt文件內容修改
1 新建一個文件，然後寫入內容，再關閉 2 打開之前新建的文件，再新建一個文件。讀一行，如果不用修改則直接向新文件寫這一行的內容，否則寫修改之後的內容 注意line.replace()一定要寫成line=line.replace(),否則
2020-02-24 20:47:14
原创 matlab寫FPGA重複的testbench
在寫FPGA的測試代碼的時候，有的時候需要從外部的文件中導入數據，但是又對這些不是很熟，因爲輸入數據的操作都是重複的工作，所以這時候就可以直接用matlab實現了。還有裝入rom的coe文件也可以用matlab實現，都非常方便。 ma
2019-01-05 17:00:08
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原创 xilinx zynq的lwip的官方例程解析
20181025 vivado2016.4 sdk 花了兩天時間看的，總算是看懂了一點，不過主要看的是以太網怎樣接收數據和發送數據的，其他的還不是很懂，將看懂的記錄下，給需要的人一點參考。 這個官方例子應該是通過以太網中斷接收數據，並
2018-10-27 01:45:33
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原创 zynq的HDMI接口顯示測試（用的是HDMI轉VGA，開發板爲MIZ701N）
圖像加密需要用到HDMI顯示，剛好米聯客有例子，但是按着文檔學習，發現怎麼都顯示不了，之後諮詢店家，說需要HDMI使能（HDMI轉VGA需要使能，不是就不需要了），電路圖如下 也就是對D18引腳使能，即D18=1； 代碼修改就簡單了，直
2018-10-13 01:36:39
原创 uvm實戰例子2.2.4(linux+vcs)
測試文件dut module dut(clk, rst_n, rxd, rx_dv, txd, tx_en); input
2018-09-07 16:48:55
原创 UVM實戰的例子在linux+vcs中編譯
運行這代碼的方法很多，下面的方法可能是最笨的，不過剛入門，在網上查了很多資料纔得到下面的方法，爲了讓後面的人順利點貼出來分享。 首先top_tb.sv中，將`timescale 1ns/1ps註釋掉，添加`include "dut.sv"
2018-09-05 13:36:52
原创 system verilog1 數組，for，foreach
代碼 `timescale 1ns/1ps module tb; int array1[0:7][0:3]; int array2[8][4]; initial begin for(int i=0;i<$siz
2018-09-01 05:36:42
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原创 linux下IC驗證入門1-隨機測試
有符號64位的點定數加法，帶進位，隨機化測試，平臺vcs 加法器代碼 //20180827 //add 64bit module adder_64bit( input wire [63:0]a_in, input wire [6
2018-09-01 05:36:42
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原创 fpga仿真錯誤[USF-XSim 62] 'compile' step failed with error(s).
編譯通過，但是仿真不了，錯誤如下（在改代碼之前還可以仿真的，而且仿真代碼沒改動）百度了，說一定是自己的代碼有問題，但是找不到問題呀！之後看了下vlog.log文件，發現下面的錯誤這個錯誤的意思是用的變量，先使用，再定義的,如下代碼就會仿真
2018-08-23 17:12:43
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原创 zynq以太網官網例子調試
小問題，弄了三四天，終於弄好了，記錄下。主要是三個問題1 引腳的bank1的LVCMOS的電壓不是1.8v2 以太網的52、53端口沒選，看文檔不知道怎麼選，視頻裏纔有3 ip地址修改不了都是小問題，但在解決的過程中太揪心了，感覺實現一個
2018-08-23 17:12:43
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