原创 msi 中斷的寫tlp包在哪裏產生？
在IP核內部，不需要用戶在應用層操作。 app_msi_req輸入連接到中斷源。它導致MSI寫TLP包。TLP包會使用app_msi_req和app_msi_tc、app_msi_num和配置寄存器值。而這些信號都輸出到了
2020-06-04 00:41:06
原创 linux下systemverilog 語法高亮設置
vim默認沒有systemverilog語法高亮，需要自己設置。網上不少方法，進行了總結。 1）linux系統 linux系統是多用戶系統，可以在系統配置文件中設置，設置對每個用戶都生效。也可以在/home/用戶名目錄下設置，只對本用
2020-06-04 00:41:06
原创 altera fpga 約束
以下描述fpga約束，與asic可能有少量差異。 1）基準時鐘create_clock -add 多個晶振驅動一個時鐘輸入腳 2）虛擬時鐘 create_clock 作用： 用於約束input 和output。虛擬時鐘
2018-08-24 21:55:12
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原创 負數的原碼、補碼
1）負數的原碼：符號位爲1，數值位爲其絕對值。 如下面的-97。 2）計算機和fpga使用的運算都是補碼，而不是原碼。不同bit的減法得到的結果一樣。如果當然原碼就錯了。 例：不同位寬的兩個數相減，fpga相減後，得到的兩個結果。他們都表
2018-08-24 21:55:12
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原创 Scatter-gather DMA與block DMA
存儲 Scatter-gather DMA方式是與block DMA方式相對應的一種DMA方式。 在DMA傳輸數據的過程中，要求源物理地址和目標物理地址必須是連續的。但是在某些計算機體系中，如IA架構，連續的存儲器地址在物理
2018-08-24 21:55:11
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原创 對TimeQuest一些術語的解釋
前兩篇博文對時序分析中的input delay max和輸入端口到內部寄存器的setup進行了一些簡單分析，其中涉及到用TimeQuest Timing Analyzer進行分析。初學者估計對TimeQu
2018-08-24 21:55:11
原创 timequest
各種軟件對時序邏輯分析時，稱謂有點小差異，但原理相同。 1）分清data arrive time 和數據路徑的區別 數據路徑起點是：port 或寄存器的clk 時鐘pin， 到另一個port或寄存器的輸入pin。
2018-08-24 21:55:09