原创 XC7Z020 應用框架設計
在摸索了一段時間的Zynq後，自己製作了一塊XC7Z020板子，板子到手後考慮使用中的總體框架。基本確定使用Ethernet爲PC和board之間的通訊方式，DDR3作爲PL端的大數據存儲單元，並且劃出一些寄存器用於PS和PL間的
2020-06-16 12:31:11
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原创 Visual Studio 中edit Control的文本輸入
在Visual Studio 中調用edit Control 設置好後，在文中定義CString 類型用於輸入變量。 CString m_RunTime; DDX_Text(pDX,IDC_RunTime, m_RunTime);
2020-06-16 12:31:11
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原创 Zynq 的AXI4 總線應用
三種AXI4（支持最大256數據突發傳輸），AXI4-Lite（AXI4的閹割版，單次傳輸），AXI4-Stream(高速度流數據傳輸，無限制突發傳輸) 直接打算使用AXI4. AXI4Lite 解析： 信號： （ 1） ACLK信號：
2020-06-16 12:31:11
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原创 Zynq DMA 的簡單介紹
AXI Direct Memory Access (AXI DMA)， 從名字我們知道爲帶AXI 總線的直接存儲通道。其優點是通過PS端的簡單配置，就實現PL和DDR3之間的快速存儲。 使用AXI_DMA
2020-06-16 12:31:11
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原创 DMA在Vivado和SDK應用解讀
在“Zynq DMA 的簡單介紹”中，我推薦了一篇DMA的應用實例，如下鏈接： http://www.fpgadeveloper.com/2014/08/using-the-axi-dma-in-vivado.html
2020-06-16 12:31:11
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原创 LWIP和DDR3配合實現 數據接收和發送（zedboard）
在LWIP的基礎上，在Echo.c文件中的recv_callback()函數中，顯示以太網的數據存儲。 添加zynq對DDR3的支持文件和首地址定義(可在xparameters.h中查詢) #include "xparameters.h
2020-02-25 02:16:34
原创 LWIP 數據接收和發送
在Znyq的SDK例程中，main中主循環發送接收，其中接收爲 xemacif_input(echo_netif)： 查詢xemacit_i
2020-02-25 02:16:34
原创 Thorlabs APT activeX 開發應用
因爲工作需要，要綜合自己板和Thorlabs的BSC202控制器結合在一起，做一個項目。所以在調試時，把Thorlabs電機的控制寫到自己的visual studio 代碼中去。 其實APT是非常優秀的軟件
2020-02-25 02:16:34
原创 VC++中的延時函數
原文鏈接：http://www.educity.cn/develop/478947.html VC中提供了很多關於時間操作的函數，編寫程序時我們可以跟據定時的不同精度要求選擇不同的時間函數來完成定時和計時操作。 方式
2020-02-25 02:16:34
原创 Zynq的LWIP裸奔應用
最近，模仿zedboard做了一個Zynq的ARM+FPGA開發平臺。 在Vivado上生成硬件bit後，就使用SDK開發軟件了，直接使用LWIP示例。 可以和電腦連上，電腦顯示未知網絡，可以用CMD ping成功，但有50%的丟包率。
2020-02-25 02:16:34
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原创 Xilinx 官方example的TCL使用
最近在研究Zynq的過程中，不可避免的在Xilinx官方網站尋找support。官方的support有不少example和turtle。但是剛開始下載了example發現，下過來的根本不是vivado的工程文件，而是使用TCL寫的
2020-02-25 02:16:34
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原创 數字鎖相放大
前段時間，做了一個微小信號測量的項目。 小信號測量要求在5nV以下，並提供電流激勵源。 在測試中使用了數字鎖相放大器，利用ADC採到16位的信號，然後利用鎖相積分算法實現小信號提取。 在時間和精度的取捨中，選定合適的方案。獲取設定的指標要
2020-02-25 02:16:34
原创 【Altera SoC】基於SOPC的單通道TDC設計（4）
http://bbs.eeworld.com.cn/thread-465445-1-1.html 3系統測試方法3.1 第一次測試 基本原理如下： 利用外部按鍵模擬輸入的待測信號的正脈衝，理想狀態是，在按鍵次數充滿fifo以後，fif
2018-08-25 21:33:19
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原创 FPGA時序約束
最近開發一個項目，由於FPGA的資源有限，編譯工程資源利用高達85%。在每次編譯後可能會有不同的編譯的結果，具體表現在數據讀取時序不滿足要求，有時候數據的某些位在時鐘的不穩定時間被採樣了。具體表現，FPGA內部的時鐘和數據輸出，時序不好，
2018-08-25 21:33:17
原创 Altera FPGA中的延時進位鏈-LCELL
Altera FPGA中的延時進位鏈-LCELL 在ALtera的FPGA中需要通過原語添加LCELL添加固定的延時，一般來講，LCELL的延時相對比較固定，但是隨着佈線以及溫度等影響，延時會有變化，所以通過LCELL設計延時進
2018-08-25 21:33:14
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