原创 [轉][華爲軟件編程規範和範例
〔一〕=====[排版] ]=======. 〔二〕======[註釋]=======. 〔三〕=====[標識符命名]=======. 〔四〕=====[可讀性]======. 〔五〕=====[變量、結構]=====. 〔六
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原创 【轉】FPGA優化
關於FPGA設計的電路複用問題 首先：整個verilog中是以module爲編寫基本單元的，module不宜過大，目標是實現一些基本功能即可，module的層次不宜太深，一般3－5層即可，給module劃分層次原則：實現最
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原创 標題：韓寒經典語錄
1.我到現在都一直在慶幸自己沒去上大學，而且我覺得高考是一定要改革的。我將繼續不遺餘力的說高考和大學的壞話。我很早前就說過，現如今的大學像妓 女一樣，只要有錢，全國所有大學都乖乖排成一排隨便你點，想上哪個上哪個，願意多花點錢甚至可以幾個一
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原创 【轉】protel常用器件中英文
b 工具條選擇eea 取消所有選擇狀態ctrl+del 刪除pw 畫導線pb 畫總線 pu畫總線分支線pn 設置網絡標號 原理圖常用庫文件：Miscellaneous Devices.ddbDal
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原创 FPGA設計中若干關鍵問題
隨着FPGA(Field Programmable Gate Array)容量、功能以及可靠性的提高，其在現代數字通信系統中的應用日漸廣泛。採用FPGA設計數字電路已經成爲數字電路系統領域的主要設計方式之一。在信號的處理和整個系統的控制中
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原创 【轉】Spartan-3 DCM使用詳解
DCM使用詳解 本文翻譯自Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs DCM主要功能 1. 分頻倍頻：DCM可以將輸入時鐘進行multiply或者divide，
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原创 【轉】LVTTL與LVCMOS區別
LVTTL與LVCMOS區別 TTL電平的VIH/VIL一般是2V/0.8V,VOH/VOL一般是 2.4V/0.4V，不論是3.3V還是5V的TTL都一樣的；CMOS的VIH/VIL一般是70%VCC/30%VCC，VOH/VOL一般
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原创 數字電路若干問題
1、什麼是同步邏輯和異步邏輯,同步電路和異步電路的區別是什麼？同步邏輯是時鐘之間有固定的因果關係。異步邏輯是各時鐘之間沒有固定的因果關係。電路設計可分類爲同步電路和異步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而異步電路不使用時鐘
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原创 [轉]漏電流
一、半導體元件漏電流 PN結在截止時流過的很微小的電流。 二、電源漏電流 開關電源中爲了減少干擾，按照國標，必須設有EMI濾波器電路。由於EMI電路的關係，使得在開關電源在接上市電後對地有一個微小的電流，這就是漏電流。如果不接地
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原创 testbench
1. 激勵的產生對於testbench而言，端口應當和被測試的module一一對應。端口分爲input,output和inout類型產生激勵信號的時候，input對應的端口應當申明爲reg, output對應的端口申明爲wire，in
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原创 [轉]verilog綜合小結
一：基本Verilog中的變量有線網類型和寄存器類型。線網型變量綜合成wire，而寄存器可能綜合成WIRE，鎖存器和觸發器。 二：verilog語句結構到門級的映射 連續性賦值：assign連續性賦值語句邏輯結構上就是將等式右邊的驅動左邊
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原创 modelsim常用命令
用do文件進行仿真真得很方便，比寫testbench方便多了，採用do文件沒有那麼多信號定義，管理也比較方便. 1.運行仿真，在主窗口輸入命令：vsim work.實體名 2.爲時鐘信號添加驅動，輸入命令：force clk 0 0,
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原创 Verilog/FPGA 小小總結
1、ERROR:HDLCompilers:246 - "*.v" line * Reference to vector reg '*' is not a legal net lvalue ERROR:HDLCompilers:53
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原创 [轉]FPGA實現信號延時的方法
FPGA實現信號延時的方法彙總： 1、門延時數量級的延時（幾個ns），可用邏輯門來完成，但告訴綜合器不要將其優化掉（不精確，誤差大，常常不被推薦）。比如用兩個非門(用constraint 來告訴synthesizer 不要綜合掉這些邏輯)
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原创 [轉]任意分頻的verilog語言實現
現來說說分頻原理吧，原理通了，什麼都好辦了。 1. 偶數倍（2N）分頻 使用一模N計數器模塊即可實現，即每當模N計數器上升沿從0開始計數至N時，輸出時鐘進行翻轉，同時給計數器一復位信號使之從0開始重新計數，以此循環即可。偶數倍分頻原理
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