原创 EDA與VHDL作業(3)

1、根據圖,用兩種不同描述方式設計一4選1多路選擇器。 真值表 S1S0 Y 00 A 01 B 10 C 11 D case語句描述: LIB

原创 Python-pip的安裝和配置

pip相當於python庫的一個下載工具,是python爲了方便用戶直接下載Python庫而特意搞的一個工具,安裝之後就可以直接在windows控制檯直接安裝python的各種庫。 這裏記錄一個pip的下載安裝方法: 1、首先

原创 EDA與VHDL作業(2)

(唉呀,這樣的記錄,好無聊啊,以後多記錄點代碼吧) 1.VHDL中有哪三種數據對象,詳細說明它們的功能特點以及使用方法,舉例說明數據對象與數據類型的關係 數據對象有常數,變量,信號三種。具體描述如下: 1、常數 常數的定義就

原创 vc6.0工程移植vs2010

最近移植了工程,總結一下遇到的一些修改: 1、error C1189: #error : This file requires _WIN32_WINNT to be #defined at least to 0x0403. Va

原创 瞭解Python

Python學習 在此介紹一個編程語言學習網站:http://www.runoob.com/    點擊打開鏈接 在裏面可以找到python舊版本和python3的教程:http://www.runoob.com/python3/pyth

原创 FPGA計算器實現心得

學習編寫四則運算小計算器過程小心得       《四則運算計算器設計實例》是我在圖書館發現的一本書,也是我用來入門Verilog和FPGA的書,個人認爲通過仿照已經實現的項目,可以更好更快的入門FPGA,由於正在上學,課程比較多,這學期又

原创 Python-Python安裝與配置

Python的安裝 1. Python下載 點擊進入官網 Python官網 進入官網後點擊download,或直接點擊下面鏈接,找到最新的安裝包下載 https://www.python.org/downloads/ 下載

原创 EDA與VHDL作業(4)

題目:設計一個具有同步置1,異步清零的D觸發器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DFF1 IS PORT(CLK, CLR, SET : IN STD_

原创 EDA與VHDL作業(1)

提要: 該系列的文章都是記錄現在學校開的課程“EDA技術與VHDL”,書是潘鬆編寫的第四版。記錄的大部分都是作業題,或者實驗例程,以後可能並不會從事這方面的工作,即使是,也會使用verilog描述語言而不是VHDL,但本着多學不

原创 EDA與VHDL作業(5)- 1

題目:設計一個異步清零、同步時鐘使能和異步數據加載型8位二進制加法計數器。 LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL USE IEEE.STD_LOGIC_UNSIGNED.ALL ENTI

原创 Python-IDLE實現清屏

提要: 在百度上查了一下關於Python自帶IDLE清屏的方法,在這裏記錄一下,也算分享一下吧。 只需要幾個簡單的步驟就可以實現IDLE清屏。 1、點擊下載 ClearWindow.py 2、複製 ClearWindow.py文

原创 如何快速轉載CSDN裏的博客

前言   對於喜歡逛CSDN的人來說,看別人的博客確實能夠對自己有不小的提高,有時候看到特別好的博客想轉載下載,但是不能一個字一個字的敲了,這時候我們就想快速轉載別人的博客,把別人的博客移到自己的空間裏面,當然有人會說我們可以收藏博客

原创 找出最長的一個單詞

還是那位大神~ https://coderbyte.com/results/hyuil:Longest%20Word:Cpp #include <iostream> #include <cctype> #include <cstring

原创 一行代碼實現1,2,3,,,n的和

Using the C++ language, have the function SimpleAdding(num) add up all the numbers from 1 to num. For example: if the i

原创 掃盲1):操作系統的基本概念(多組圖)

對書籍《嵌入式操作系統基礎》任哲 的思維導圖概括: 就先搞5組圖吧,一下子輸出不了那麼多內容,累