原创 時序策略設置
在選擇綜合策略時主要考慮兩種情況：面積和速度，下面是兩種考慮情況的不同參數配置。 如果timing是瓶頸（而不是area），可以選擇perf_optimized high策略，對齊area optimized的選項，發現主要如下高亮的參數
2020-06-15 19:16:49
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原创 SystemVerilog——任務和函數(Tasks and Functions)
SystemVerilog從Verilog繼承了任務和函數功能。任務和函數是兩種用來定義子程序的方式。如果子程序需要消耗仿真時間，使用任務，否者子程序消耗仿真時間爲0，則使用函數。另外，函數可以有返回值，而任務沒有。 SystemVeri
2020-02-29 21:56:30
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原创 SPI flash遠程加載FPGA 應用
有的項目需要遠程更新固件，更新完成後斷電、重啓即可。那遠程更新是如何實現的呢？用的最多的應該是以太網或者自定義的局域網爲主，當然還可以使用pcie、串口之類的，像xilinx還有golden image，以防止遠程更新失敗啓動不起來，它主
2019-01-25 17:56:05
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原创 Dynamic OCT 和 Dynamic ODT 詳細說明
梳理一下Dynamic OCT 和 Dynamic ODT 的概念 轉自：http://blog.chinaaet.com/justlxy/p/5100051969 http://blog.chinaaet.com
2018-08-31 13:32:40
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原创 allegro 問題彙總
1、 更新封裝 封裝修改後，在allegro下palce--update symbols。在package symbol下選擇要更新的封裝。 注意勾選 update symbol padstac
2018-08-31 13:32:38
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原创 XDC 約束技巧
轉自：http://xilinx.eepw.com.cn/news/article/a/1476 http://xilinx.eepw.com.cn/news/article/a/1477 初學者不用死記xdc的語言寫法，應先了解思想，然
2018-08-31 13:32:38
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原创 allegro 小技巧--給一組bus net 分配顏色
在走線之前，會對把不同bus（比如一組輸入數據，一組輸出數據）分配不同的顏色，以方便後面的走線。批量選擇網絡 ： 方法一： 打開CM，在總的網絡裏選中，然後右鍵-->select。PCB 這邊就會高亮 。 方法二：
2018-08-31 13:32:38
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原创 FPGA 時鐘資源
轉載請註明出處：http://blog.csdn.net/lg2lh https://blog.csdn.net/lg2lh/article/details/45220283在Xilinx的FPGA中，時鐘網絡資源分爲兩大類：全局時鐘資源
2018-08-31 13:32:38
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原创 FPGA 硬件調試
用Vivado進行硬件調試，就是要插入ila核，即“集成邏輯分析儀”，然後將想要引出來觀察的信號連到這個核的probe上。 首先第一步，需要把想要觀測的信號標記出來，即mark_debug，有兩種mark_debug的方法，我用ver
2018-08-31 13:32:19
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原创 allegro user perferences editor 中主要設置項
1、走線長度信息顯示 當在CM -->Electrical--> Relative propagation Delay 中，設置好MatchGroup 後，就能顯示走線相對target的長度信息
2018-08-31 13:32:16
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原创 BGA fanout 設計 --creat fanout
1. 選擇菜單欄”Route”->”Create Fanout” 2. 在右側”options”欄選擇合適的via，並設置”Via Direction”爲”Via In Pad” 3. 在”Find”欄設置合適對象，如“Sy
2018-08-31 13:32:16
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