原创 offline用Anaconda安裝本地python包
Anaconda確實帶來了很多方便，但是之前也過多的依賴了conda自帶的一鍵下載python包的功能。這不，這幾天突然要用FastFM這個包，無奈conda裏沒有，於是只能從github下載下來，實現本地安裝。 以下是手動下載和安裝步驟
2020-06-24 00:55:03
原创 Ordered Dict & popitem 先進先出&後進先出
1.OrderedDict保存的東西 import torch state_dict = torch.load("resnet18.pth") for i in state_dict: print(i) --------
2020-06-24 00:55:03
原创 NumPy 中的結構化數組丨數析學院
本節將向大家演示一些在 Python 中構建與處理結構化數組的方法。首先，我們需要導入 Numpy 庫： 我們希望構建一個包含 name,age,weight 三個變量的結構化數組，其內容如下所示： 出於初始化的考慮，在此我們構建了一
2020-06-24 00:55:03
原创 Linux上shell複製匹配不包含特定字符串的文件
如果要cp包含 php但不是tar.gz的文件的話: cp ` ls | grep php | grep -v .tar.gz ` /xxx/path/ 舉個栗子: 比如要匹配當前目錄下文件包含php但是不以.tar.gz結尾的
2020-06-24 00:54:53
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原创 Python中常見字符串去除空格的方法總結。 strip(), join(), split()
1：strip()方法，去除字符串開頭或者結尾的空格 >>> a = " a b c " >>> a.strip() 'a b c' 2：lstrip()方法，去除字符串開頭的空格 >>> a = " a b c " >>> a
2020-06-24 00:54:53
原创 SystemVerilog Stimulus Timing Regions
program 就是爲了解決module和tb的race violation問題. 因爲program作用在reactive 區域,這時賦值的更新已經穩定. 因此，我們一般推薦在Testbench中使用program，在設計dut中使用m
2020-06-24 00:54:51
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原创 sed options
[root@www ~]# sed [-nefr] [動作] 選項與參數： -n ：使用安靜(silent)模式。在一般 sed 的用法中，所有來自 STDIN 的數據一般都會被列出到終端上。但如果加上 -n 參數後，則只有經過se
2020-06-24 00:54:51
原创 Pwr gating vs CLK gating
Power gating is used for reducing LEAKAGE POWER by switching off power supply to the non operational power domain of th
2020-06-11 02:19:22
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原创 Perl reference （draft）
按行讀文件存入array https://blog.csdn.net/blog_abel/article/details/40618627 perl的open函數 https://www.cnblogs.com/hongzg1982/
2020-05-13 12:10:17
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原创 關於clock gating的 set_clock_gating_check
在CTS和routing之後會出現 clock gating 的timing violation,有兩個命令：set_clock_gating_check remove_clock_gating_check 這兩個命令，在ICC中怎樣
2020-05-09 07:23:52
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原创 set_max_delay SDC
set_max_delay (SDC) Specifies the maximum delay for the timing paths. set_max_delay delay_value [-from from_list] [-to
2020-05-09 07:23:52
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原创 python中獲取字典的key列表和value列表
# -*- coding: utf-8 -*- # 定義一個字典 dic = {'劇情': 11, '犯罪': 10, '動作': 8, '愛情': 3, '喜劇': 2, '冒險': 2, '懸疑': 2, '驚悚': 2, '奇幻'
2020-04-26 09:21:03
原创 biased vs unbiased rounding
biased rounding 跟 un-biased rounding: •1. 正數的時候 行為一樣 1-4 round down, 5-9 round up •>> 在HW上是看到1就進位 •ex. S0.8 ([8:0])
2020-02-21 22:25:19
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原创 vim syntax 語法 插件 verilog begin end 匹配
Vim Syntax Plugin for Verilog and SystemVerilog https://github.com/vhda/verilog_systemverilog.vim https://stackoverflow
2020-02-21 22:25:19
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原创 FIR, IIR derivation and digital implementation
https://pojenlai.wordpress.com/2016/04/10/%E6%95%B8%E4%BD%8D%E6%BF%BE%E6%B3%A2%E5%99%A8%E7%9A%84%E5%AD%B8%E7%BF%92%E7
2020-02-21 22:25:19
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