原创 C 關鍵字volatile總結
轉載1：https://www.runoob.com/w3cnote/c-volatile-keyword.html 轉載2：https://www.cnblogs.com/armlinux/archive/2010/09/14/2396
2020-06-29 16:52:04
原创 STM32F103筆記（一）：GPIO_Init（）函數詳解
GPIO_Init（）函數詳解，非原創，具體參考以下兩篇文章。 1.http://www.51hei.com/bbs/dpj-34504-1.html 函數目的：對GPIO進行初始化。 如果對寄存器操作GPIO有一定了解的話，對下面理解起
2020-05-23 16:51:13
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原创 STM32F103筆記(二)：中斷與事件
非原創，參考文章：https://blog.csdn.net/flydream0/article/details/8208463。 這張圖是一條外部中斷線或外部事件線的示意圖,圖中信號線上劃有一條斜線,旁邊標誌19字樣的註釋,表示這樣的
2020-05-23 16:51:13
原创 使用python中的Selenium爬取百度文庫word文章
參考文章：Python3網絡爬蟲(九)：使用Selenium爬取百度文庫word文章，鏈接爲： https://blog.csdn.net/c406495762/article/details/72331737，感謝作者。 python版
2019-08-28 17:30:56
原创 Verilog4位寄存器程序（可調週期）
本文提供了用Verilog設計4位寄存器的代碼，且時鐘週期可調，實現異步清零與同步置數，已通過Basys2開發板驗證。代碼如下：module register #(parameter N=4) ( input wire load,
2018-09-01 20:03:29
原创 Verilog設計十進制加法器（FPGA)
本文提供了一個同步清零、同步置數的十進制加法計數器代碼和一個異步清零、異步置數的可逆十進制計數器代碼，且使用ISE13.4綜合通過並在Basys2開發板上成功驗證功能，此外大家可以修改代碼以調節週期。同步清零、同步置數的十進制加法計數器代
2018-09-01 20:03:29
原创 Verilog自頂向下設計24進制和60進制計數器（FPGA）
提供Verilog自頂向下設計24進制和60進制計數器（1Hz，頻率可調）並用數碼管動態顯示的代碼，且兩個程序皆在Basys2開發板上驗證通過。程序思路：首先將程序分爲4部分：分頻程序、計數程序、數碼管動態顯示程序、頂部程序。合理安排輸入
2018-09-01 20:03:27
原创 Verilog實現4位數碼管動態顯示（FPGA）
本文提供了在Basys2開發板上實現4位數碼管動態顯示的代碼，並在ISE13.4_1上調試通過，下載到開發板後可實現將8個SW輸入的兩位十六進制數對應的8421BCD碼，顯示在數碼管上。首先，是以十六進制數顯示。比如，在8個開關S
2018-09-01 20:03:27
原创 MSP430G2553使用CCS8.0編程注意點總結
本文總結了在利用MSP430G2553做實驗時的一些通用錯誤及注意點，用的軟件爲CCS8.0，供大家借鑑，具體工程不再給出，若有相似問題或本文有錯誤，可留言，我儘量回覆。文末附有MSP430的用戶手冊、數據手冊、學習筆記及《從零開啓大學生
2018-09-01 20:03:27
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原创 Verilog設計一個秒脈衝發生器（FPGA)
本文提供用Verilog設計秒脈衝發生器的代碼，且在Basys2開發板上驗證通過，本代碼產生的脈衝週期爲1s，可通過改變if語句中的m的判定值來改變脈衝週期。代碼如下：module pps_1( input wire clr,//
2018-09-01 19:58:08