原创 ROS探索（3）——SmartCar模型搭建
在ROS的仿真中我們不可避免的要根據實際情況根據自己的Robot規格搭建對應的模型，在此簡單的介紹一下搭建一個簡易的智能小車模型 在ROS中可以通過URDF( Unified Robot Description Format )對機器人硬
2018-09-03 12:52:41
原创 VREP探索（一）——認識VREP
VREP下載地址：點擊打開鏈接 VREP用戶手冊：點擊打開鏈接 V-REP 是機器人仿真器裏的“瑞士軍刀”：你不會發現一個比它擁有更多功能，特色或是更詳盡應用編程接口的機器人仿真器:• 跨平臺 (Windows、MacOS、Linu
2018-09-03 12:52:41
原创 VREP探索（二）——構建避障小車模型
構建小車主體 添加接近傳感器（proximity sensor），可視爲超聲波傳感器使用 將proximity sensor嵌入到小車主體上（重命名時需要按Enter確定） 生成車的四個輪子 生成四個車輪的電機 至此小車模型建立
2018-09-03 12:52:41
原创 ROS探索（1）——ROS基本的安裝與配置
推薦博客： ROS基礎學習：http://blog.csdn.net/xiaocainiaoshangxiao/article/category/1710543 ROS深入學習：http://blog.csdn.net/hcx25909/
2018-09-03 12:52:40
原创 ROS探索（7）——導航
在ROS中實現導航時需要使用到幾個節點： map_server：用於導航過程中的地圖導入 move_base：使用迪傑斯特拉算法進行路徑規劃，在這一過程中需要導入地圖和車模型的相關信息 fake_localization：使用自適應的蒙特
2018-09-03 12:52:40
原创 6-2 Verilog Mealy狀態機之自動售貨機
使用工具：Xilinx ISE 14.7 問題描述： 分析： 這個系統使用3鍾投幣輸入：5美分，10美分， 25美分。一瓶汽水消耗25美分。所以有以下幾種情況： 5美分的狀態：當投幣25美分時找零5美分，其餘情況繼續投幣進入相應狀態 1
2018-09-03 12:52:40
原创 ROS探索（4）——SmartCar仿真
在之前的博客中描述了在 rviz 下的 TurtleBot 的仿真和簡易模型 SmartCar 的搭建，在本節介紹一下如何對 SmartCar 進行 rviz 上的仿真 由於 ROS 對 *.urdf 文件的支持不是很好，因此使用宏定義的
2018-09-03 12:52:40
原创 ROS探索（5）——Python控制SmartCar
在ROS探索（4）中對SmartCar仿真是使用指令來實現的，但是在實際應用中這是不太可能發生的事情。在實際應用中，Robot 一般是使用寫好的程序進行控制的，即在控制Robot 一般是使用代碼來實現的，因此我們可以使用Python代碼來
2018-09-03 12:52:40
原创 ROS探索（2）——仿真器的搭建
Rviz是ROS中常用的顯示機器人實體的3D工具，但本身不具備模擬功能，因此需要安裝一個模擬工具“ arbotix ” Rviz用戶指導：Rviz User Guide 安裝arbotix： sudo apt-get install r
2018-09-03 12:52:40
原创 ROS探索（6）——C++控制SmartCar
由於Python是一種腳本語言，時效性不是很好不利於嵌入式系統的開發，因此我們需要時效性更好的 c 或 cpp 作爲開發語言。，在上一節中使用Python實現了對SmartCar的控制，這一節將會把上一節使用的 Python 語言轉化爲
2018-09-03 12:52:40
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原创 7-2 Verilog VGA驅動
使用工具：Xilinx ISE 14.7 VGA驅動的設計與實現主要就在於數據時序的解析，VGA的數據分爲行數據與幀數據，兩者的解析原理是一致的，在這裏對行數據進行解析: 行數據時序是指顯示一行的數據的時序。從上圖我們可以看出行同步信號
2018-09-03 12:52:40
原创 CMAKE 學習筆記 （一）
可參考教程：點擊打開鏈接 實驗 1 –> 使用 CMake 編譯運行最簡單的 HelloWord 在相應的工程工作目錄（我的是../ForCmake） 創建工程文件夾“test1” 使用指令“vi” 在 test1 文件夾下創建 mai
2018-09-03 12:52:40
原创 多週期CPU設計
指令集和單週期的CPU設計一樣，在這裏就不列出來了，給出對應的鏈接：16位單週期CPU設計 架構圖 根據指令集的操作數選取情況我將所有指令集分爲8類： 1、JUMP，Branch JUMP： Instr[7:0] Branch：reg[1
2018-09-03 12:52:40
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原创 7-1 Verilog 計時器
使用工具：Xilinx ISE 14.7 使用Verilog實現秒錶計時器 在設計秒錶計時器中涉及到了計時器使能信號（start ，stop和inc（手動增加數位））以及計時器數據增大進位的設計 計時器的使能信號使用了狀態機來控制方便從開
2018-09-03 12:52:39
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原创 16位5級流水線CPU設計
使用工具：Xilinx ISE 14.7 PCPU（pipeline—CPU）架構圖： 對於CPU5級流水線的設計首先要確定的是它和多週期的區別，在設計多週期CPU時我們會發現，在運行時有些指令是可以並行執行的，因此有了流水線的
2018-09-03 12:52:39
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