原创 uvm中tlm一個細節問題 (not factory)
普通組件我們一般用 factory機制進行構造。方法如下： B = A::type_id::create("B",this) 但是對於TLM端口，並沒有factory機制的支持。因此必須調用內在的父類的構造方法。 那怎麼辦，先看一下uvm
2020-06-24 14:38:37
原创 CSS ---- 選擇器（筆記）
有時候需要對特殊部分進行樣式應用。 層次選擇器： .c1 .c2 div{ ... } .c1 div{ ... } 由於在html中id屬性是不可以重複的，爲了提高樣式的重複性，用cla
2020-06-24 13:35:22
原创 菜鳥爬蟲
我們要操作網頁必須引入庫，urllib#!/usr/bin/env python # -*- coding: utf-8 -*- # @File : pc.py # @Author: wmy # @Date : 2018/2/13 f
2020-06-24 13:35:12
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原创 uvm常見錯誤集(實驗筆記）
解決方法： +define+UVM_NO_DPI (注意沒有空格） 注意seq_item_export 與 seq_item_port區別。 driver 是seq_item_port。 注意print的用法 -------
2020-06-24 13:35:11
原创 HTML: 筆記（input標籤radio屬性一個細節）
radio 單選按鈕的使用。（注意：兩個radio的name屬性是相同的，才能表現爲互斥） </head> <body> <p>這是input標籤的用法</p> <br> <p>1:rad
2020-06-24 13:35:11
原创 深入理解uvm宏機制
本文以uvm_info宏來展開說明uvm宏機制。 基礎是uvm_report_object類的使用，該類繼承uvm_object。理解uvm_info宏，需要了解uvm_report_info 和 uvm_report_enabled方法
2020-06-24 13:35:11
原创 超快速進位加法器設計
整體原理圖如圖所示 考慮到進位鏈過長反而容易產生不穩定時序。延遲也比較大，本次採用4級網絡設計，進位鏈的結構只有4級。 如圖所示，A B爲加法器的輸入信號，S爲加法器的輸出信號，其中S[16]是加法器進位輸出。 其中PG4模
2020-06-24 13:35:11
原创 spetre實例（從amp設計來看待仿真的重要性）
如鏈接所示爲小編曾經的關於高精度仿真的入門級文章。（聲明：本文只是爲學習者參考，禁止利用來產生商業價值） http://blog.csdn.net/weixin_41241296/article/details/78725704 方針一個
2020-06-01 10:12:21
原创 如何向uvm_env添加一個“reset_agent"
step 1: 把設計的reset_agent組件包含在uvm_env環境中。 step 2: 用reset_agent類生成一個句柄r_agent來操縱對象。 step 3:用proxy方法
2020-06-01 10:12:21
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原创 fixed node method under time-altering for DSP
想象一下：對於DSP應用來說，速度和功耗尤爲重要。 深入分析一下，爲了提高系統的運行速度，常常會加入流水線的結構。加入流水線肯定會造成面積增大，有的時候我們不需要那麼快的速度，可能需要撤去一部分流水線。那麼如果在保持系統的功能不變的前提下
2020-02-21 05:00:59
原创 從別的角度看：阻塞與非阻塞《轉載公衆號:xy_ee》
相信剛剛接觸verilog的讀者，多少對阻塞賦值和非阻塞賦值仍有一些困惑。筆者在這篇文章，帶領大家深入的理解這兩者的區別。首先筆者給一些實驗及仿真數據。通過修改testbench文件，利用modelsim軟件來觀察兩者的不同。同樣也可以這
2020-02-21 05:00:59
原创 MSP430中斷的一個細節問題
關於中斷標誌： 從SPI發送一字節數據： void SPI_Set_SD_Byte(unsigned char txData) { UCB0TXBUF = txData; // 寫入發送緩衝區 while ((UCB0
2020-02-21 05:00:59
原创 從FAT16開始認識文件系統《第一講 DBR肢解它，哼》
FAT16是比較簡單的文件系統，相比NFTS等文件系統，該系統的學習比較easy，容易上手，同時對於數據存儲的機理以及數據的恢復有一定的幫助。FAT文件系統有一定的弊端，不能支持太大的數據存儲。 FAT16 文件系統包括五部分：DBR,F
2020-02-21 05:00:59