原创 Notepad++編輯器——Verilog、代碼片段、直接編譯
Notepad++是一款精緻小巧的編輯器，自帶Verilog語法識別功能，插件也挺好用的。尤其是利用插件實現代碼片段，大大節省我們寫Verilog的時間。此外少有人知道的，可以利用某款插件實現在Notepad++界面中編譯Verilog
2020-07-04 18:47:18
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原创 FPGA學習筆記之Altera FPGA使用JIC文件配置固化教程(轉)
1，打開希望固化的FPGA設計工程，這裏我直接打開按鍵消抖這節課的工程。 2，在quartus ii軟件中點擊File—>Convert Programming Files，如下圖所示： 3，在彈出的窗口中，Programming fi
2020-07-04 18:47:18
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原创 FPGA實現任意分頻
module odd_div ( clk, rst_n, clkout ); input wire clk; input wire rst_n; output reg clkout; parameter HIGH_WID
2020-06-01 13:37:52
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原创 altera中pll模塊高電平復位
故PLL的復位信號爲高電平有效 點贊 收藏 分享 文章舉報 戀天的風 發佈了85 篇原創文章 · 獲贊 94 · 訪問量 20萬+ 私信
2020-02-21 22:52:43
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原创 點擊Vivado的安裝程序exe無法安裝的解決辦法
原文鏈接：https://blog.csdn.net/wordwarwordwar/article/details/77151713 在Windows操作系統上，在安裝Vivado的時候會遇到雙
2019-09-15 20:59:21
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原创 FPGA IOB
原文鏈接：https://www.eefocus.com/sj229335457/blog/13-02/291791_d42d3.html IOB寄存器跟通信有關的設計中多會用到，今天查了相關資
2019-08-28 21:51:22
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原创 JESD204B概述
一、JESD204B概述 1、JED204B是什麼？ 一種新型的基於高速SERDES的ADC/DAC數據傳輸接口。ADC/DAC的採樣速率變得越來越高，數據的吞吐量越來越大，對於500MSPS以上的ADC/DAC，動輒就是幾十個G的數據吞
2019-06-11 00:34:51
原创 單口RAM、雙口RAM、FIFO三者的關係
單口與雙口 單口與雙口的區別在於，單口只有一組數據線與地址線，因此讀寫不能同時進行；而雙口有兩組數據線與地址線，讀寫可同時進行；FIFO讀寫可同時進行，可以看作是雙口； 簡單雙口RAM與真雙口RAM 雙口RAM分僞雙口RAM（Xi
2019-06-11 00:34:51
原创 Quartus prime 16.0 中通過JTAG固化
下載項目sof文件到開發板中，掉電後會消失；由於開發板有JTAG口，則可以用JTAG固化jic文件到EPCS16芯片中。 流程 1.打開quartus軟件並打開convert programming files： 如圖示： 2.首先更
2019-04-28 22:53:28
原创 VHDL TestBench 測試終止時自動結束仿真——assert方法
VHDL TestBench 測試終止時自動結束仿真——assert方法 可在結束仿真位置添加如下代碼： assert false report "Simulation is finished!" severity Failure; 則在
2019-04-28 22:53:28
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原创 FPGA功耗那些事兒（轉載）
FPGA功耗那些事兒（轉載） 在項目設計初期，基於硬件電源模塊的設計考慮，對FPGA設計中的功耗估計是必不可少的。筆者經歷過一個項目，整個系統的功耗達到了100w，而單片FPGA的功耗估計得到爲20w左右，有點過高了，功耗過高則會造成
2019-04-02 20:55:19
原创 FPGA問題
異步FIFO中爲什麼使用格雷碼做設計？ 項目中最難的地方在哪兒，怎麼解決的？ 功耗怎麼控制，FPGA的功耗主要出自哪兒？ 詳細解釋在實際工作中遇到的時序問題，並說出解決辦法
2019-04-01 20:58:53
原创 verilog參數例化
verilog參數例化 1、參數定義parameter module ram_1r1w #( parameter width=128, parameter deepth=32 ) ( input wclk,
2019-03-24 08:47:02
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