原创 Matlab百度中Cell(單元數據)的用法
Cell是Matlab中的一種數據類型，概念和C語言中的結構體類似。用大括號定義，括號裏可以是任意類型的數據或矩陣。 一、關於cell的創建： 1.跟一般創建矩陣一樣，直接使用C = {A B D E}這種形式，不過這裏把矩陣定義時的"
2020-06-22 07:45:47
原创 Verilog中關於case語句的優先級
對於這樣的組合邏輯電路 always@(X) case(X) X1: X2: …… endcase 如果分支項包含變量X的所有取值情況，並且互相不重複，那麼這樣的情況，其實沒有必要使用綜合指令。 （一）“//synthesis paral
2020-06-22 07:45:47
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原创 ISE中將Verilog封裝爲IP核的方法
第一步：新建一個工程A 添加需要封裝成IP核的代碼到工程A中 第二步：屬性設置 Synthesis——》Properties——》Xilinx Specific Options 把-iobuf
2020-06-15 21:38:53
原创 ISE14.7在win10下的兼容性問題彙總
一、 關於win8和win10不兼容性解決辦法 （win7不會出現閃退的問題，按安裝流程做完就可以直接使用了） 在安裝目錄下，我這裏是D:\ISE_14.7\14.7\ISE_DS\ISE\lib\nt64中找到libPortabilit
2020-06-15 21:38:53
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原创 Xilinx_ISE 14.7在Win10下選擇“open project”崩潰閃退的問題
ISE 14.7 套件在 Win10 上的所有不兼容問題，都是基於 13 年 10 月發佈的版本，當時甚至還沒有 Win10. 現在可以在 xilinx 的官網上下載“面向 Win10 的 ISE 14.7”最新版本發佈於今年 2 月。但
2020-06-15 21:38:53
原创 ISE include 頭文件錯誤的解決辦法
在ISE 14.7裏面，如果hdl的頭文件和verilog文件不在同一個文件夾下，直接添加文件就會i包含失敗，而且無法實現綜合。錯誤代碼是 ERROR:HDLCompiler:281 ：ERROR:HDLCompiler:281 -
2020-06-10 18:55:10
原创 Modelsim仿真時不能編譯`include文件解決辦法
問題描述： 只要用到include，編譯就出錯，抱怨Cannot open `include file "params.v"，但是在使用params.v文件中定義的參數時，已經在調用文件中使用了“`include params.v
2020-06-10 18:55:10
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原创 Quartus和Modelsim中使用`include包含頭文件的對比
在Quartus建立的工程中包含有頭文件，而該工程在Modelsim仿真時有時會報錯。 Quartus版本是Quartus Prime 17.1 Lite Edition；Modelsim版本是Modelsim SE 10.2。 1、Qu
2020-06-10 18:55:10
原创 ISE14.7無法生成DDS IP核的解決辦法
"E:/*/ipcore_dir/tmp/./_cg/_dbg/./dds_compiler_v4_0/sin_cos.vhd" line 228: Real operand is not supported in this contex
2020-06-10 18:55:10
原创 GPS定位精度單位CEP、RMS、2DRMS
GNSS定位準確度: 指的是是否與事實一致，“正確性”或者“準確度”。英文accuracy。 GNSS定位精度: 指的是所得數值與真實值之間的精確程度，“精確度”。英文precision。 GPS定位精度單位CEP
2020-05-26 03:09:02
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原创 Matlab中的結構類型struct
結構(struct)數組 要在MALTAB中實現比較複雜的編程，就不能不用struct類型。而且在MATLAB中實現struct比C中更爲方便。 4. 3.1 結構數組的創建MATLAB提供了兩種定義結構的方式：直接應用和使用struct
2020-03-22 22:50:52
原创 matlab多維數組、結構體數組
1、多維數組 第三維稱爲頁，需要注意的是每一頁存放的二維數組維度要一致，也就是行列數要一致。。。 1 2 3 4 5 6 7 a=[1,2; 3,4]; b=[2,2; 5,6]; A(:,:,1)=a; A(:,:
2020-03-22 22:50:42
原创 xilinx 7系列CLB資源組成與介紹
CLB是xilinx基本邏輯單元，每個CLB包含兩個slices，每個slices由4個（A,B,C,D）6輸入LUT和8個寄存器組成。 同一CLB中的兩片slices沒有直接的線路連接，分屬於兩個不同的列。每列擁有獨立的快速進位鏈資源
2020-03-15 04:12:03
原创 Xilinx 在文檔中所用的 LC(logic cells) 與 LUT之間的換算關係
在Xilinx的選型手冊中，描述其硬件資源的時候，經常會看到 LC(Logic cells)的概念，如下圖所示： 但是在各種數據手冊中，我並沒有找到關於Logic cells的定義，最後在下面這個網址中找到了比較靠譜的回答。 https:
2020-03-15 04:12:03