原创 verilog 不可綜合語句 總結 彙總
（1）所有綜合工具都支持的結構：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor
2020-06-17 11:53:29
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原创 c/c++中內存區域劃分大總結
一. 在c中分爲這幾個存儲區1.棧 - 由編譯器自動分配釋放2.堆 - 一般由程序員分配釋放，若程序員不釋放，程序結束時可能由OS回收3.全局區（靜態區），全局變量和靜態變量的存儲是放在一塊的，初始化的全局變量和靜態變量在一塊區域，未初始
2020-02-22 08:37:06
原创 可重用設計--使用符號常量和parameter
可重用設計--使用符號常量和parameter 好的設計習慣會在HDL代碼中避免使用“魔鬼數字”，而是儘量採用符號常量。Verilog HDL中，使用關鍵字localparam聲明符號常量 4位全加器的Verilog HDL描述 modu
2020-02-22 08:37:06
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原创 預處理
一.前言 1.編譯一個C程序涉及很多步驟。其中第一步驟稱爲預處理（preprocessing）階段。C預處理器(preprocessor)在源代碼編譯之前對其進行文本性質的操作。 2.它的主要任務包括刪除註釋、插入被#include
2020-02-22 08:37:06
原创 預處理
一.前言 1.編譯一個C程序涉及很多步驟。其中第一步驟稱爲（preprocessing）階段。C預處理器(preprocessor)在源代碼編譯之前對其進行文本性質的操作。 2.它的主要任務包括刪除註釋、插入被#include指令包
2020-02-22 08:37:06
原创 說說Timing這回事
Intro 問：一個FPGA設計項目需要用哪些評判標準來檢驗？ 功能正確； 時序收斂； 資源消耗少。 時序收斂，即Timing Closure，意思是使設計的各項時序指標能滿足設計前所制定要求。因此，整個過程分爲兩部分：
2020-02-22 08:37:06
原创 嵌入式C語言編程小知識
1. 流水線被指令填滿時才能發揮最大效能，即每時鐘週期完成一條指令的執行(僅指單週期指令)。如果程序發生跳轉，流水線會被清空，這將需要幾個時鐘才能使流水線再次填滿。因此，儘量少的使用跳轉指令可以提高程序執行效率，解決發案就是儘量
2020-02-22 08:37:06
原创 IC前端設計絮論
前端設計做了幾年，寫一些東西來紀念一下。 基於工程經驗，和一些書籍，比較繁瑣，歡迎討論。 1.1 描述組合電路1.1.1 always(Verilog-HDL)/process(VHDL)與function ●組合
2020-02-22 08:37:06
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原创 馮·諾伊曼結構和哈佛結構
馮·諾伊曼結構和哈佛結構 馮·諾伊曼結構 馮·諾伊曼結構，也稱普林斯頓結構，是一種將程序指令存儲器和數據存儲器合併在一起的存儲器結構。程序指令存儲地址和數據存儲地址指向同一個存儲器的不同 物理位置，因此程序指令
2020-02-22 08:37:06
原创 【基於Verilog的數字頻率計設計】原創.上電測試OK
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2020-02-22 08:37:06
原创 時序優化一例
《時序優化一例（一）》 學習時序也有一段時間了，一直也沒分享什麼學習筆記。這次以時序優化爲例，檢驗一下這階段的學習成果。 關於時序方面的東西也看了、學了很多，就是練得很少，在平常自己的設計中很難找到非常針對的設計來練
2020-02-22 08:37:06
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原创 貼片電阻電容的封裝形式及尺寸
貼片電阻電容的常見封裝有9種，用兩種尺寸代碼來表示，一種尺寸代碼是由4爲數字表示的EIA（美國電子工業協會）代碼，前兩位與後兩位分表表示電阻的長和寬，以英寸爲單位，比如我們常說的0805封裝就是指英制EIA代碼；另一種是米制代碼，也是由4
2020-02-22 08:37:06
原创 數字IC工程師的技能樹
數字IC工程師的技能樹 今天與同事聊起了IC工程師的修養等問題，結合不久前的一個想法，總結成文，拋磚引玉，歡迎討論和補充，轉載請註明。 RTL語言僅僅就是Diablo裏面女巫的火球。。。是首個技能，但你升到20級也就是個火球。。。當
2020-02-22 08:37:06
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