原创 【轉】米聯客(MSXBO)基於VIVADO FPGA時序筆記之時鐘(二)
原文鏈接：https://www.uisrc.com/portal.php?mod=view&aid=236&mobile=2 摘要: 1.1概述數字設計中，“時鐘”表示在寄存器間可靠地傳輸數據
2019-10-25 14:31:25
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原创 【轉】米聯客(MSXBO)基於VIVADO FPGA時序筆記之概述(一)
原文鏈接：https://www.uisrc.com/portal.php?mod=view&aid=235&mobile=2 摘要: FPGA時序要滿足要求，這個基本原理大家基本都知道，但是如
2019-10-25 14:31:25
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原创 Vivado保存ila波形
保存：（write_hw_ila_data + 路徑 + [upload_hw_ila_data hw_ila_*]） write_hw_ila_data F:/work/17_vpss_debug/vid_vpss_vpm/top.sr
2019-08-06 02:33:28
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原创 Vivado與Sublime關聯設置
1、Tools -->Settings 2、如下圖 3、下圖位置填入 D:/Program Files/Sublime Text 3/sublime_text.exe [file name]:[line number]
2019-03-05 14:31:29
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原创 [轉]BT1120接口及協議
原文地址：https://blog.csdn.net/angelbosj/article/details/49835105 因爲項目上用到的是 海思3536的bt1120接口對接 FPGA。項目上用到的是 1920 x 1080@60Hz
2019-01-16 19:09:59
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原创 Xilinx FPGA配置clocking時鐘動態相位輸出
開發平臺基於Vivado2017.3，器件使用的是Kintex7。 先貼個時序圖： 如何動態配置clocking輸出時鐘相位，首先在ip核設置界面，勾選Dynamic Phase Shift，在左側接口總覽裏面可以看到多出來4個信號，p
2018-12-29 20:11:32
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原创 Xilinx MIG DDR3 控制器 Modelsim 仿真
項目上用到圖像拼接，輸入的視頻流要存DDR3，做個DDR3的Modelsim仿真。軟件版本用的Vivado2017.3，這個版本生成的Modelsim仿真庫好像跟Modelsim10.6版本才兼容。常用的Modelsim仿
2018-11-22 04:09:13
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原创 Modelsim實現對Vivado中的MIG ddr3的仿真
原文地址：https://www.cnblogs.com/sepeng/p/6525366.html Vivado中的MIG已經集成了modelsim仿真環境，是不是所有IP 都有這個福利呢，不知道哦，沒空
2018-11-20 04:33:37
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原创 AXI4-Stream to Video Out 調試
本次調試的工作主要是嘗試視頻標準行場同步信號轉AXI4 Stream再轉行場數據信號輸出。調試的目的在於Xilinx官方好多關於圖像處理的Example，其中的視頻流格式都是AXI4格式的，故學習一下。 下
2018-11-20 04:33:37
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原创 關於video in to axi4-stream
PG043 Video In to AXI4-Stream對於video轉成AXIS的處理。 關鍵信號 READY/VALID Handshake A valid transfer occurs whenever READY, VALID
2018-11-14 04:24:51
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原创 FPGA調試心得
常規的FPGA調試都是基於單個模塊仿真、在線調試，調試通過了再集成到工程裏。有時候單個仿真沒問題，在線調試也沒問題，但是一集成到工程裏面就各種莫名其妙各種結果出不來，關於這類事件總結爲以下3點： 1、時鐘是否安排到位？ 2
2018-09-26 03:53:58
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原创 不同分辨率對應的像素輸出時鐘以及同步信號參數的整理
一行數據包括：Hor Sync（行同步）、 Hor Back Porch（行消隱）、 Hor Active Video（行視頻有效）和 Hor Front Porch（行前肩）；一場數據包括：Ver Sync（場同步）、 Ver Back
2018-09-04 23:42:43
原创 《Xilinx可編程邏輯器件設計與開發（基礎篇）》連載15：Spartan-6的SelectIO資源
轉載：http://xilinx.eetrend.com/blog/19492.1.6 SelectIO資源Spartan-6有豐富的I/O資源，包括SelectIO和RocketIO。Spartan-6每個I/O片（Tile）包含兩個I
2018-09-04 23:42:43
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原创 vivado創建和添加用戶IP核
複製來的，圖片有點糊，請諒解。主要看個思路，本人也做個筆記。 任務：使用vivado自帶IP和創建IP 目的：學會使用Vivadao相關的IP組件 步驟： 1.使用自帶IP 工程創建好之後，選擇IP Catalog。軟件就會列出自帶的，自
2018-09-04 23:42:43
原创 xilinx FPGA時鐘二選一
通常Xilinx FPGA時鐘二選一用如下原語實現，其中S爲時鐘選擇輸入，I0和I1爲兩路時鐘輸入，O爲一路時鐘輸出。 BUFGMUX #( ) BUFGMUX_inst ( .O(O), // 1-bi
2018-09-04 23:42:43