原创 CustomEditor+ScripableObject 簡單用法
寫在前面： 看了一整天，算是明白了點，記錄一下，要是不知道怎麼入門可以看一下，希望能幫到您：） Ps：本文一律採用c#進行講解 用途 自定義inspector（監視器）面板 舉個例子，你在ScriptableObejct裏聲明瞭一個str
2019-03-30 10:39:26
原创 CustomEditor CustomPropertyDrawer
[CustomEditor(typeof(Type))] 這是所有寫過編輯器的人非常熟悉的一行代碼，因爲它是編輯器的入口。 但是： [CustomPropertyDrawer(typeof(Type))] 恐怕就沒幾個人知道了。 它和Cu
2019-03-30 10:39:26
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原创 Unity--EditorGUI.ObjectField實現
記錄下，以後可以有個參考 繪製UI使用的是style.Draw(position, gUIContent, id, DragAndDrop.activeControlID == id); 這個style其實就是EditorStyles.o
2019-03-28 10:51:51
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原创 Unity編輯器拓展之二十三：基於ObjectField的FileField
使用場景 最近在做資源管理模塊時，關於資源引用這方面的問題，並不想直接引用某一個asset ，比如Prefab、或者sprite、material等資源，當然可以由資源管理模塊統一管理，然後對業務層提供獲取的接口。由業務層傳入文件名、或者
2019-03-28 10:51:51
原创 大數據時代的Tcaplus遊戲存儲
大數據時代的Tcaplus遊戲存儲 shiweizhang 2015-10-27 1.7k瀏覽 遊戲開發數據分析場景 想免費獲取內部獨家PPT資料庫？觀看行業大牛直播？點擊加入騰訊遊戲學院遊戲開發行業精英羣711501594 摘要
2019-03-19 10:24:21
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原创 編譯ROCKSDB總結
編譯ROCKSDB總結 Rocksdb是挺好的一個東西，就是取得一個可用的庫太麻煩。之前我是用的rocksdbsharp裏面他有編譯好windows 和 linux的庫 兼 容性還挺好，ubuntu win10 直接跑沒毛病，可惜他是去年
2019-03-19 10:24:07
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原创 GDSII
DSII流格式，常見的縮寫GDSII，是一個數據庫文件格式。它用於集成電路版圖的數據轉換，併成爲事實上的工業標準。GDSII是一個二進制文件，其中含有集成電路版圖中的平面的幾何形狀，文本或標籤，以及其他有關信息並可以由層次結構組成。GDS
2019-03-11 05:04:40
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原创 verilog 不可綜合語句
礎知識：verilog 不可綜合語句 （1）所有綜合工具都支持的結構：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，funct
2019-03-11 05:04:40
原创 HDL可綜合&不可綜合
verilog HDL和VHDL相比有很多優點，有C語言基礎的話很容易上手。蒐集了一些網上大神的經驗總結和書上的例子，所以對於和我一樣的初學者，這篇博客應該還是很有提高作用的，至於具體語法，任何一本書都講的很詳細。 0. HDL歷史
2019-03-11 05:04:40
原创 設計一款CPU芯片到底有多難？
文章結構 導讀 一顆芯片是怎麼誕生的？ 一款CPU是如何設計出來的？ 設計一款CPU到底難在哪裏？ 導讀 這幾天，刷遍朋友圈的新聞就是：中興被“一劍封喉”，被美國停止一切芯片進口和系統軟件服務。這對於芯片
2019-03-11 05:04:40
原创 Idea->行爲級描述->rtl描述->門級網標->物理版圖
RTL級，register transfer level，指的是用寄存器這一級別的描述方式來描述電路的數據流方式；而Behavior級指的是僅僅描述電路的功能而可以採用任何verilog語法的描述方式。鑑於這個區別，RTL級描述的目標就是
2019-03-11 05:04:40
原创 門級網表
在電路設計中，網表（netlist）是用於描述電路元件相互之間連接關係的，一般來說是一個遵循某種比較簡單的標記語法的文本文件。門級（gate-level）指的是網表描述的電路綜合級別。顧名思義，門級網表中，描述的電路元件基本是門（gate
2019-03-11 05:04:40
原创 VerilogHDL概述與數字IC設計流程學習筆記
VerilogHDL概述與數字IC設計流程學習筆記 一、HDL的概念和特徵 HDL，Hard Discrimination Language的縮寫，翻譯過來就是硬件描述語言。那麼什麼是硬件描述語言呢?爲什麼不叫硬件設計語言呢？硬件描述
2019-03-11 05:04:40
原创 verilog – 行爲,RTL和門級之間的差異
試圖完全理解Verilog的抽象級別之間的差異,我得到了每個級別的描述,但我仍然無法在遊戲中得到它. 對於這種情況,我將粘貼一些Verilog代碼以及我對它們的看法： >以下代碼位於行爲級別. always @ (a or b
2019-03-11 05:04:40
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原创 Verilog RTL 代碼設計
【EDA】實驗4：常用元件的 Verilog RTL 代碼設計 2018年11月11日 00:17:09 lilei4136619 閱讀數：123 【EDA】實驗4：常用元件的 Verilog RTL 代碼設計 多路選擇器 一.實驗內
2019-03-11 05:04:40