原创 FPGA和外圍接口-第一章 愛上FPGA(1.4 FPGA開源網站和論壇))
FPGA開源網站和論壇 1.1.1 25個FPGA開源網站 1.OPENCORES.ORG 網站地址：：http://www.opencores.org 圖1‑31 OPENCORES.ORG網站截圖 這裏提供非常多，非常好
2020-06-19 01:47:45
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原创 Vitis嚐鮮（二）
上一篇安裝完相關程序後，這一篇就簡單運行一個“Hello Vitis”的程序。 本例硬件平臺爲ZYNQ平臺，具體芯片爲XC7Z035。 ZYNQ 芯片分爲 PL 和 PS， PS 端的 IO 分配相對是固定的，不能任意分配，
2020-06-19 00:14:59
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原创 Vitis嚐鮮（一）
vitis已經發布很長時間了，但是我就要嚐鮮。。。 首先是安裝，本教程分兩個主要的平臺（WIN10和Ubuntu）給出安裝教程和源文件。 Vitis在WINDOWS平臺的安裝 官方下載鏈接：https://china.
2020-06-19 00:14:58
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原创 2.4 基於FPGA的UART協議實現（四）實用UART傳輸FPGA實現（一）
上一節設計實現的UART只是簡易的實現，沒考慮諸如抖動（起始位抖動會導致數據位傳輸或接收錯誤）等問題，但是對於理解UART傳輸協議卻很有幫助。在單片機中使用時一般串口都可以進行大量數據的傳輸，這得益於單片機在串口傳輸時會有“緩
2020-06-19 00:14:58
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原创 ‘SHIT’上最全有限狀態機設計研究（終結篇）--雷鳥車尾燈-用狀態圖設計狀態機
本系列主要針對有限狀態機進行分析和設計，其中主要包括兩部分：時鐘同步狀態機的分析和時鐘同步狀態機的設計，預計會有五篇文章進行展開，其中介紹一篇，分析和設計分別有兩篇，每一部分都會有相應的實例。 文章目錄‘SHIT’上最全有限狀態
2020-05-31 10:17:29
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原创 Vivado安裝過程卡在Optimize Diskspace Usage’ stage不動的解決辦法
Vivado在安裝過程中，所有文件安裝完畢後，會長時間卡在Final Processing界面，並且提示… Optimize Diskspace Usage’ stage。 先說解決辦法，就是在第一個安裝界面，如下面界面： **
2020-03-31 03:57:01
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原创 基於FPGA的HDMI顯示（二）
基於FPGA的720P HDMI顯示 1.4.1 HDMI 硬件電路分析 本次設計採用了 IO 模擬的方式實現 HDMI 的功能。與採用專用 HDMI 芯片相比，此方案具有成本更低、效果不輸於採用專用芯片的效果、經過測試，兼容
2020-02-22 00:24:51
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原创 最新 Xilinx vivado IP許可申請
最新 Xilinx vivado IP許可申請 xilinx的fpga使用vivado開發，zynq系列fpga的SOC開發成爲主流，加快fpga開發，也進一步提高了fpga開發的靈活性。 xilinx提供很多ip核供開發者直接使
2020-02-22 00:24:51
原创 基於FPGA的HDMI顯示（一）
1.1 HDMI簡介 簡介略，網上很多，這裏也不過多描述。 1.2 基於FPGA的HDMI接口設計 HDMI輸出接口在FPGA方面應用時，主要有兩種方式：一種就是如圖1 22所示的方式，採用Silion Image 公司的 S
2020-02-22 00:24:50
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原创 2.4 基於FPGA的UART協議實現（四）實用UART傳輸FPGA實現（二）
2.3.4.2 UART發送模塊 發送模塊的時序及相關介紹前面都已經寫的很清楚了，就是將波特率模塊分開，這樣方便後期維護及修改，同時也爲了下一節接收模塊的設計做統一處理。 整個模塊要實現的結構如下： 圖2
2019-10-25 22:11:21
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原创 Xilinx ZYNQ開發板資料共享
ZYNQ 7010 【ZYNQ】特權老師Xilinx ZYNQ資料 【ZYNQ】黑金AX7010 ZYNQ 7015 【ZYNQ】黑金Xilinx ZYNQ資料（7015） ZYNQ 7020 【ZYNQ】黑金AX7020 【ZY
2019-10-25 22:11:20
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原创 2.3 基於FPGA的UART協議實現（三）簡單UART傳輸FPGA實現
2.3.3 簡單UART傳輸FPGA實現 圖2 34 FPGA發送一幀串口數據（考慮波特率） 如果圖2 34考慮 115200 的波特率，結果如圖2 34所示，每一位數據都保持 434 個時鐘，爲
2019-08-22 23:08:21
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原创 2.3 基於FPGA的UART協議實現（二）UART傳輸時序分析
2.3.2 UART傳輸時序分析 串口傳輸數據都是一幀數據 11 位，參考 https://blog.csdn.net/Pieces_thinking/article/details/99234401中的串口時序。
2019-08-13 20:54:19
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原创 2.3 基於FPGA的UART協議實現（一）串口信號定義和接線方法-5針串口-9針串口-全功能串口
通用異步收發傳輸器（Universal Asynchronous Receiver/Transmitter)，通常稱作UART。它將要傳輸的資料在串行通信與並行通信之間加以轉換。作爲把並行輸入信號轉成串行輸出信號的芯片，UAR
2019-08-13 20:54:19
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原创 2.2 SPI協議的FPGA實現（二）SPI協議的FPGA實現
下面我將以模式0爲例用Verilog編寫SPI通信的代碼。編寫SPI通信的Verilog代碼並利用ModelSim進行時序仿真 Verilog編寫的SPI模塊除了進行SPI通信的四根線以外還要包括一些時鐘、復位、使能、並行
2019-08-05 20:25:08
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