原创 FPGA series # 時序約束相關概念
整理筆記時翻到以前做的一個記錄，在師父給我講解了時序約束之後，做的一個較爲綜合的筆記。 電子在半導體中的遷移速度慢，不是光速，具體數據要去查表，所以纔會有時序問題。 在每個時鐘的作用下，門1和門2同時開關，有個人從門1進
2019-10-26 02:12:46
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原创 FPGA series # IC設計筆面試題目總結（一）
三方籤畢，就前期準備過的和被問過的題目進行一個總結。 FPGA常見面試題目： 1. 什麼是同步邏輯和異步邏輯？ 同步時序邏輯電路的特點：各觸發器的時鐘端全部連接在一起，並接在系統時鐘端，只有當時鍾脈衝到來時，電路的狀態才能
2019-10-26 02:12:46
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原创 FPGA series # IC設計筆面試題目總結（二）
繼IC設計筆面試題目總結（一） IC設計常見面試題目： 1.IC設計流程 IC設計分爲前端和後端。設計前端也稱邏輯設計，主要將HDL語言–>網表；後端設計也稱物理設計，是網表–>芯片版圖。兩者並沒有嚴格的界限，一般涉及到與
2019-10-26 02:12:46
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原创 FPGA series # 前期小知識點
整理以前的筆記，知識點記錄。 DSP芯片的內部採用程序和數據分開的哈弗結構，具有專門的硬件乘法器，可以用來快速地實現各種數字信號處理算法。 哈弗（Harvard）結構是一種存儲器並行體系結構，主要特點是將程序和數據存儲
2019-10-26 02:12:46
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原创 Mark # 面向對象與面向過程的區別
原文：https://blog.csdn.net/jerry11112/article/details/79027834 前言: 如果你很想搞明白麪向對象是什麼，面向過程是什麼，或者說二者之間的區別是什麼，那麼就花費一點時間來研讀一下
2019-01-25 20:55:06
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原创 Mark # 自動駕駛之路已走了多遠？一文讀懂研究現狀
自動駕駛載具或將引爆人類的下一次出行方式革命，而我們目前又已經走到了哪一步？近日，巴西聖埃斯皮裏圖聯邦大學的研究者在 arXiv 上發佈了一篇自動駕駛汽車研究情況總結，並簡單梳理了產業界的進展。本文摘取了其中的主幹部分，更詳細的論述
2019-01-25 20:54:56
原创 Mark # 瞭解這十大技能只需60秒，卻影響工程師們一輩子...
原文：https://mp.weixin.qq.com/s/f11j5oHqQ24TIyBrk1HuSQ 電子工程師指從事各類電子設備和信息系統研究、教學、產品設計、科技開發、生產和管理等工作的高級工程技術人才。一般分爲硬件工程師和軟
2019-01-25 20:54:56
原创 FPGA series # 用於時序仿真的monitor
monitor是一種思路，時序仿真時想要看到自己寫的模塊內部各端口的值，以便於改錯調試。而不是將自己寫的模塊作爲一個黑盒子，只有幾個外部接口，在出問題時不能及時查看數據異常的源頭。 簡單地描述，在寫monitor時，從最底層模塊中as
2019-01-21 19:59:13
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原创 FPGA series # 關於ChipScope的ICON核、ILA核和VIO核
剛入門接觸vivado其實是陌生的，陌生之處在於不瞭解歷史。即使是日益更新的技術也是從最初那個0和1一點點壘起來的，每當看到類似於這就是可以這麼做，你不用去知道它底層怎麼跑的，只要知道怎麼使用就行這種話，就想到使用工具會越來越強大，雖
2019-01-18 20:11:35
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原创 FPGA series # 生成bit文件前注意事項
檢查模塊各輸入輸出端口，先在自己原先的工程內run simulation，確認結果一致； system_wrapper的leds的值改一下，以確認當前上板的代碼爲改動後的； block design的三個步驟 由於vivado的一個
2019-01-09 20:37:24
原创 FPGA series # block design 的 error
add module出現的error： unable to resolve module-source based on inputs 無法根據輸入解析模塊源 解決方法： 這裏解釋一下，紅色標記的部分原本是有個小黃塊的，error
2019-01-09 20:37:24
原创 爲什麼使用 FPGA，相比 CPU、GPU、ASIC（專用芯片）有什麼特點？
原標題：如何評價微軟在數據中心使用 FPGA 代替傳統 CPU 的做法？ 來源：知乎、AI科技評論 作者：李博傑 https://www.zhihu.com/question/24174597/answer/138717507 衆
2019-01-09 20:37:24
原创 FPGA series # 行爲級和RTL級的區別
RTL級，register transfer level，指的是用寄存器這一級別的描述方式來描述電路的數據流方式；而Behavior級指的是僅僅描述電路的功能而可以採用任何verilog語法的描述方式。鑑於這個區別，RTL級描述的目標
2019-01-02 21:31:36
原创 FPGA series # 雙線性插值的圖像縮放【雛形】
寫了將近一個月的代碼，寫寫刪刪。一開始花了幾天時間擼清了思路，畫好了圖，下手的時候發現很多地方還是考慮不周。今天好不容易寫出點樣子來，暫時做個總結。 正文： 縮放倍數：（分三步） step1：預設好的，比如3、4倍； step2：還是
2018-12-28 22:42:42
原创 FPGA series # 雙線性插值的圖像縮放 【算法原理】
準備寫雙線性插值的圖像縮放，先從算法原理開始。 查閱資料和一點自己的理解。 雙線性插值的圖像縮放，兩方面的理解：線性插值----->雙線性插值；圖像縮放。具體定義在百度百科都是有的：雙線性插值、圖像縮放 百度百科上的解釋比較偏向於數學
2018-11-28 13:10:08
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