原创 soda水1塊錢，硬幣有五毛和一塊兩種：
soda水1塊錢，硬幣有五毛和一塊兩種： module soda( input clk, input rst_n, input [1:0]din, //投幣 【0】：五毛 【1】：一塊 output reg[1:0]dout //給水
2020-08-24 14:00:33
原创 設計一個異步雙端口RAM，深度爲16，數據位寬爲8bit
module DUAL_PORT_ARAM #( parameter ADDR_WIDTH = 4, parameter DATA_WIDTH = 8, parameter DATA_DEPTH = 1<<ADDR_WIDTH )
2020-08-24 14:00:33
原创 coe文件格式
一、介紹 Xilinx COE文件用於初始化ROM內容，設置FIR濾波器係數等功能（才疏學淺，目前只用到這些），coe文件中的數據格式可以爲有三種格式： （1）、二進制Binary ：2 （2）、十進制Decimal ：10 （3）、十六
2020-08-23 14:00:43
原创 ZYNQ程序固化
3.1 固化簡介 如果需要板卡中程序掉電不丟失，則需要對程序進行固化，ZYNQ7000 SOC芯片可以從Flash啓動，也可以從SD卡啓動，上電後，ZYNQ根據模式管腳的設定，選用boot的方式。 核心模式開關： 啓動模式： 固
2020-08-23 14:00:43
原创 基波與諧波
在複雜的週期性震盪中，包含基波與諧波。 基波：和該震盪最長週期相等的正弦波分量稱爲基波（原始的信息分量）。 諧波：對週期性非正弦交流量進行傅里葉計數分解所得到的的大於基波頻率整數倍的各次分量（派生出來的）。
2020-08-23 14:00:43
原创 Tco時候在幹嘛？
Tsu指的是時鐘上升沿到來之前數據保持穩定的時間，接下來是Tco，Tco期間寄存器在幹嘛？ Tco從進程上分成兩部分，前半部分對輸入數據進行穩定，經過前半部分的數據穩定期後，後半部分根據前半部分穩定出的數據進行判斷，根據條件產生邏輯對應
2020-08-23 14:00:43
原创 求餘算法的FPGA實現
Y / D =Q……….R Y：被除數 D：除數 Q：商 R：餘數 對於一個n位的被除數Y，m位的除數D，若想求出餘數，可通過恢復餘數算法實現，個人的理解是這個求商貌似不太好用，求餘數倒是好用的很！ 其實現方式是，將除數左移到與被除數位寬相
2020-08-23 14:00:43
原创 LFSR代碼
module lfsr( input clk, input rst_n, output o1, output [3:0] o4 ); reg [3:0]tmp; always@(posedge clk or negedge rst
2020-08-21 14:00:57
原创 AXI4-Slave自定義IP設計
在PCIe程序設計中，XDMA有兩個AXI接口，分別是AXI4 Master類型接口和AXI-Lite Master類型接口，可通過M_AXI接口對數據進行讀取操作。 封裝流程爲： 創建工程， 第二步：選擇Create AXI4 Perp
2020-08-21 14:00:57
原创 altera程序固化
1.80 altera程序固化 主動串行配置AS 1、 在file->convert Programming Files 2、 在彈出的窗口中，Programming filetype 選擇JTAG Indirect Configura
2020-08-20 14:01:00
原创 Xilinx開發板信息
自己的100Mhz時鐘 自己的FPGA時鐘管腳爲C8，電平爲LVCMOS15 set_property PACKAGE_PIN C8 [get_ports clk_i] set_property IOSTANDARD LVCMOS15 [g
2020-08-20 14:01:00
1
原创 如何單獨使用modelsim進行仿真
無獨有偶，這兩天都遇到了只能用modelsim進行仿真的要求，事情雖小，但是覺得還是要記錄一下的，所以在此記錄一下如何單獨使用modelsim進行verilog代碼仿真。 第一步、打開軟件，在file下選擇new—>peroject，如圖一
2020-08-20 14:01:00
原创 同步FIFO設計及仿真
主函數： module SYN_FIFO #( parameter DATA_WIDTH=8, parameter ADDR_WIDTH=4, parameter DATA_DEPTH=1<<ADDR_WIDTH ) ( input cl
2020-07-31 14:02:08
原创 端口仲裁與VC仲裁
端口仲裁器： 端口仲裁器的兩端連接的都是同等級的虛擬通路VC，類似於一個多輸入MUX，輸出的選通信號來自於數據所使用的端口。 VC仲裁器： VC仲裁器，前端連接的多個不同等級的
2020-07-29 14:01:03