原创 FPGA系列5——時序分析(時序模型)

上一篇文章講了4中典型時序路徑,都是可以基於一種時序模型進行時序的分析,進行書序的約束。典型的時序模型如下圖所示,一個完整的時序路徑包括源時鐘路徑、數據路徑和目的時鐘路徑,也可以表示爲觸發器+組合邏輯+觸發器的模型。 該時序模型的要求爲