原创 ZYNQ 資源介紹
目錄 1、簡述 2、PS 資源 2.1、應用處理器單元 APU （Application Processing Unit） 2.2、存儲器接口 2.2.1、DDR控制器 2.2.2、Q-SPI 控制器 2.2.3、靜態存儲器控制器（Sta
2020-02-26 10:22:19
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原创 FPGA基礎知識 2（Xilinx/Altera FPGA 中的邏輯資源--Slices VS LE 比較）
前言 經常有朋友會問我，“我這個方案是用A家的FPGA還是X家的FPGA呢？他們的容量夠不夠呢？他們的容量怎麼比較呢？”當然，在大部分時候，我在給客戶做設計的時候，直接會用到最高容量的產品，因爲我們的產品對成本不敏感。不過，在此還是比較一
2020-02-24 03:01:56
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原创 FPGA 基礎知識（Q&A）
1:什麼是同步邏輯和異步邏輯? 同步邏輯是時鐘之間有固定的因果關係。異步邏輯是各時鐘之間沒有固定的因果關係。 同步時序邏輯電路的特點:各觸發器的時鐘端全部連接在一起,並接在系統時鐘端,只有當時鍾脈衝到來時,電路的狀態才能改變。改變後的狀
2020-02-24 03:01:56
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原创 Xilinx 約束（ISE）
目錄 1、簡述 2、約束文件 2.1、概念 2.2、創建約束文件 3、UCF 文件語法 3.1、語法 3.2、通配符 3.3、定義設計層次 4、引腳和區域約束語法 4.1、LOC語句語法 4.2、LOC屬性說明 5、時序約束語法 5.1、
2020-02-24 03:01:56
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原创 用Gvim建立IDE編程環境 （Windows篇）-轉載
轉載自：LeeMonCC 說明：本文是作者在完全按照著名的《手把手教你把Vim改裝成一個IDE編程環境》一文，在Windows XP上用gvim建立IDE環境時所作的備忘。原作地址：http://blog.csdn.net
2020-02-24 03:01:56
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原创 Xilinx Spartan-6 時鐘管理 (CMT/DCM/PLL)
目錄 1、時鐘管理器（CMT） 1.1、DCM 1.1.1、延時鎖相環（DLL）。 1.1.2、數字頻率綜合器（DFS）。 1.1.3、數字移相器（PS）。 1.1.4、狀態邏輯。 1.1.5、DCM原語 1.2、PLL 1.2.1、組
2020-02-24 03:01:56
原创 Verilog 實現 VGA 接口時序
在上一篇中瞭解了 VGA 的時序（VGA 時序分析），這裏可以使用 Verilog 寫一個 VGA 的時序，那麼需要控制: HSYNC VSYNC RGB 信號首先查看原理圖： 對應到芯片管腳的： HSYNC---P123 VSY
2020-02-24 03:01:56
原创 VGA 時序分析
VGA (Video Graphics Array)是IBM在1987年隨PS/2機一起推出的一種視頻傳輸標準，具有分辨率高、顯示速率快、顏色豐富等優點，在彩色顯示器領域得到了廣泛的應用。目前VGA技術的應用還主要基於VGA顯示卡的計算機
2020-02-24 03:01:56
原创 FPGA基礎知識 0（查找表LUT和編程方式）
目錄 第一部分： 查找表LUT 第二部分： 編程方式 第一部分： 查找表LUT FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎上進一步發展的產物。它是作爲ASIC領域中的一種半定製電路而出現的，即解決了定製電路的不足
2020-02-24 03:01:55
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原创 Xilinx FPGA 初探內部時鐘管理
目錄 1、時鐘網絡與全局緩衝 2、全局時鐘資源的使用方法 2.1、IBUFG+BUFG 2.2、IBUFG+DCM(PLL)+BUFG 3、全局時鐘系統使用的問題與注意事項 4、全局時鐘系統使用舉例 4.1、生成 IP Core 方式 4
2020-02-24 03:01:55
原创 Verilog 同步 FIFO 設計
目錄 1、簡述 2、思路 3、設計 4、仿真 1、簡述 FIFO (First In First Out) 先入先出的數據 Buffer，在嵌入式領域非常常用；不管是在軟件領域（內核數據結構 —— 內核隊列 (kfifo)）還是在硬件
2020-02-24 03:01:55
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原创 Verilog 實現 UART RX 接收器
目錄 1、簡述 2、設計 3、實現 4、測試 1、簡述 串口作爲 CPU 最常使用的外設資源之一，常常出現在各種場合，既然最近在入坑 FPGA，那麼先搞一個簡單的串口接收機來玩玩； 串口相關的基本知識就不在這裏重複議論了，參考我的另一
2020-02-24 03:01:55
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原创 Xilinx Spartan-6 使用 PLL IP 核
PLL(Phase Locked Loop)：爲鎖相迴路或鎖相環，是常常用到的 IP，用來統整合時脈訊號，能夠以輸入的基準時鐘信號爲基礎，輸出分頻或者倍頻的信號，以供芯片內部多個模塊的使用（不同的時鐘）。 下面就以 Spartan-6 （
2020-02-24 03:01:55
原创 Xilinx ISE 聯合 modelsim 進行功能和時序仿真
1、代碼輸入 (1)、新建一個ISE工程，名字爲count4。 (2)、新建一個verilog文件 (3)、選擇verilog module 輸入file name爲count4，單擊next默認知道finish。 (4)、在coun
2020-02-24 03:01:55
原创 XILINX FPGA 7系之 Carry Chains
目錄 0、緒論 0.1、半加器 0.2、全加器 1、XILINX CARRY4 0、緒論 在聊進位邏輯之前，先準備一些預備知識關於加法器（半加器和全加器）電路； 0.1、半加器 半加器（half adder）的功能是將兩個一位二進制
2020-02-24 03:01:55