原创 小梅哥FPGA-1.1設計思路
一、FPGA開發流程 設計定義（實現什麼功能，模塊的劃分） 設計輸入（通過硬件描述語言、IP核、原理圖進行設計） 分析和綜合（判斷設計輸入是否有錯誤） 功能仿真（理想情況0延遲） 1）驗證你所設計的邏輯是否正確 2）輔助分析設計
2020-05-08 10:41:57
原创 1.STM32 led 庫函數/寄存器/位(基於正點原子STM32板)
庫函數版 led.h #ifndef __LED_H #define __LED_H void LED_Init(void); //初始化 #endif led.c #include "led.h"
2020-05-06 11:32:53
原创 藍橋杯嵌入式——TIM.定時
一、基本資料 快速編寫：6-STM32固件庫代碼V3.5版\stm32f10x_stdperiph_lib\STM32F10x_StdPeriph_Lib_V3.5.0\Project\STM32F10x_StdPerip
2020-05-06 11:32:53
原创 0.STM32 找到的其他代碼
LED燈流水燈 #include "sys.h" #include "delay.h" #include "usart.h" #include "led.h" //*******************下面註釋掉的
2020-05-06 11:32:53
原创 超過飛飛系列-ZYNQ之FPGA學習3.6.3串口發送過程（基於正點原子ZYNQ）
一、基礎知識 二、程序 module uart_send() input sys_clk, input sys_rst_n, input reg[7:0] uart_din, input reg uart
2020-05-06 11:32:53
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原创 STM32知識點自我總結
基礎知識點 一.NIVC NVIC_InitTypeDef NVIC_InitStructure; NVIC_InitStructure.NVIC_IRQChannel = USART1_IRQn; //選擇通道 NVIC
2020-05-06 11:32:53
原创 藍橋杯嵌入式——TIM.輸出比較 and 輸入捕獲
一、基本資料 快速編寫：6-STM32固件庫代碼V3.5版\stm32f10x_stdperiph_lib\STM32F10x_StdPeriph_Lib_V3.5.0\Project\STM32F10x_StdPerip
2020-05-06 11:32:53
原创 超過飛飛系列-ZYNQ之FPGA學習3.7RGB彩條顯示實驗（基於正點原子ZYNQ）
一、基礎知識 RGB LCD液晶屏（RGB刷新速度快，尺寸和分辨率可以做的比較大） MCU LCD液晶屏（適合單片機控制，自帶GRAM——此處指顯存，尺寸和分辨率做的小） 液晶顯示器基於薄膜晶體管結構，又叫TFT LCD 常見的
2020-05-06 11:32:53
原创 3.STM32 IWDOG 看門狗系列(基於正點原子STM32板)
看門狗 獨立看門狗 原理： 在鍵值寄存器（IWDG_KR)中寫入0xCCCC，開始啓用獨立看門狗。此時計數器開始從其復位值0xFFF遞減，當計數器值計數到尾值0x000時會產生一個復位信號（IWDG_RESET)。 無論
2020-05-06 11:32:53
原创 超過飛飛系列-ZYNQ之FPGA學習3.6.2串口接收過程（基於正點原子ZYNQ）
一、基礎知識 首先uart_rxd有高電平到低電平（一個下降沿）變化時，start_flag則拉高一個週期 把異步數據同步到系統時鐘下是因爲，如果是異步數據庫，不做同步處理，則會產生亞穩態，會對系統功能產生影響 50000
2020-05-06 11:32:53
原创 2.STM32 按鍵 庫函數/寄存器/位(基於正點原子STM32板)
步驟一：配置APB2外設時鐘使能寄存器(RCC_APB2ENR) //原理和上一張相同 步驟二：端口配置高寄存器(GPIOx_CRH) (x=A…E) 由於CRL寄存器是0-7位，當第8位時需要用到CRH寄存器。下拉輸入32 [
2020-05-06 11:32:53
原创 藍橋杯嵌入式——ADC
一、基本資料 由於板子AD採集與PB0相連，所以使用ADC_Channel_8 在執行規則通道組掃描轉換時，如有例外處理則可啓用注入通道組的轉換。 獲取到的ADC值，進行* 3.3 / 4095進行量化 資源數據包_嵌入式_
2020-05-06 11:32:53
原创 藍橋杯嵌入式——AT24C02(EEPROM)
一、基本資料 i2c只需要寫基本讀寫程序，初始化程序已給。 最好在讀寫程序里加延時。（具體爲什麼，目前不懂） 在"i2c.c"中I2CWaitAck()函數語句調換順序，原順序在高主頻時會錯誤產生停止條件。 SCL_Outpu
2020-05-06 11:32:53
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原创 超過飛飛系列-ZYNQ之FPGA學習3.5IP核之PLL實驗（基於正點原子ZYNQ）
一、基礎知識 1.1瞭解IP核 IP核介紹：如果你寫過簡單的51程序，那麼IP核就相當於調試好的模塊化程序，只要平臺合適就可以直接使用的，只不過IP核是硬件而已。VHDL、verilog不是程序，是硬件描述語言。（此段來源於網絡
2020-05-06 11:32:53