原创 關於ZYNQ的udp/tcp網口通信學習筆記
最近在學習zynq的網口，記錄一下學習搜的資料和感想，持續慢慢更新。。。。 這位博主寫的關於lwip的學習筆記可以好好看看 https://blog.csdn.net/FPGADesigner/article/details/8
2020-05-14 18:22:30
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原创 關於ZYNQ在Vivado中找不到ARM的解決方法
最近在調試項目的時候，ZYNQ採用JTAG菊花鏈的模式連接,發現監測不到ARM，VIVADO刷新到的情況如下一，解決方法主要是關注一下MIO2的配置要通過電阻下拉，配置爲Cascaded模式，PS端的復位要爲高電平。問題解決後的情
2020-05-14 18:22:30
原创 關於VIVADO在Ubuntu中使用遇到的問題
20190820今天在測試中的SDK的時候，打開SDK界面出現這個錯誤： The configuration area at '/home/usr/.Xilinx/SDK/2017.4’could not be created
2020-05-14 18:22:30
原创 RS232_422仿真代碼
`timescale 1ns / 1ps module tb; reg clk_115200; reg rst_n; reg clk_100m; reg uart_tx; wire uart_rx;
2020-05-14 18:22:30
原创 基於Verilog的偶數、奇數、半整數分頻以及任意分頻器設計
原文鏈接：https://download.csdn.net/download/liuning19910307/9405146 （基於Verilog的偶數、奇數、半整數分頻以及任意分頻器設計） 在FPGA的學習過程中，最簡單最基本
2020-05-14 18:22:30
原创 第34講 UltraFast設計方法學（13）：利用Vivado IP Integrator進行設計開發
聲明：該筆記來源於網上的VIVADO視頻教程 詳細的官方資料可以參考：http://china.xilinx.com/support/documentation/sw_manuals/xilinx2018_3/c_ug949-vi
2020-05-14 18:22:30
原创 關於verilog與VHDL之間轉換的軟件 X-HDL 筆記
現在大部分都是用verilog編寫代碼，但是偶爾也會看到別人寫的VHDL代碼，對於VHDL不是很熟悉的人來說，這個軟件還是實用的。網上很多地方都可以下載到該軟件； 初次使用有個頭疼的問題就是，你發現verilog代碼明明沒有問題，也沒有中
2020-05-14 18:22:30
原创 CDCUN1208LP 400MHz 低功耗 2:8 扇出緩衝器調試筆記
CDCUN1208LP 是一款 2:8 扇出緩衝器，具有寬工作電源電壓範圍、兩個通用差分/單端輸入以及具有邊沿速率控制的通用輸出（HCSL、LVDS 或 LVCMOS）。時鐘緩衝器支持 PCIe 1/2/3 代。其中一個器件輸
2020-05-14 18:22:30
原创 ZYNQ設置不從ddr啓動，選用從bram啓動的方法
最近在調試一個項目，ZYNQ能燒寫bit文件，但是SDK中燒到99%的時候會出現報錯，報錯的問題大概是說memory錯誤。判斷有肯能是zynq上的ddr存在有問題。型號選擇確定是沒有問題。 請教了大佬，說是可以從讓arm運行在br
2020-05-14 18:22:30
原创 PCIE-XPDMA-Simple DMA傳輸筆記
聲明：所有文章屬於個人在工作中所記下和蒐集的筆記，不得轉載 參考的手冊地址： a). Xilinx PCIe axi memory mapped手冊地址鏈接：https://china.xilinx.com/support/doc
2020-05-14 18:22:30
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原创 關於Vivado實現遠程下載bit文件
今天我同事教我的一種方法，趕緊記錄下來，不然我這記性容易忘記 在網上搜了一下，有別人寫的博客，可以拿來看看，比我寫的詳細： https://www.cnblogs.com/jiandahao/p/5734388.html 進入調試
2020-05-14 18:22:30
原创 rs429-HI3282-HI3182筆記
這兩天正好調試了RS429，簡單記錄一下 手冊下載地址： 鏈接：https://pan.baidu.com/s/1XC0kxCKit0pRGoyMPIVmEQ 提取碼：vye1 參考資料： 1）https://www.doc88.
2020-05-14 18:22:30
原创 Xilinx差分輸入時鐘100Ω終端電阻設置
最近在調試一個項目，ZYNQ需要接收100Mhz的差分時鐘，剛開始沒有在ZYNQ裏面設置終端100Ω電阻，有出現ZYNQ內部的鎖相環無法穩定的鎖住時鐘，PLL的locked引腳在不拉高的情況下，用示波器看到的輸入到ZYNQ的時鐘波
2020-05-14 18:22:30
原创 ZYNQ EMMC在sdk中實現文件讀寫筆記
網上搜的相關連接： https://forums.xilinx.com/t5/%E5%B5%8C%E5%85%A5%E5%BC%8F%E8%BD%AF%E4%BB%B6%E5%BC%80%E5%8F%91/zynq-emmc-s
2020-05-14 18:22:30