原创 不能被綜合的Verilog語言——非靜態循環

Verilog語言是硬件描述語言,需要綜合成硬件電路。不是所有的行爲描述都可以綜合成硬件電路的。 比如下面的這段代碼:功能很簡單,完成統計輸入的並行數據中‘1’計數。 module test( output