原创 關閉axi vip的system configuration打印信息
class sys_cfg_catcher extends uvm_report_catcher; function new(string name="sys_cfg_catcher"); super.new();
2020-06-23 19:34:58
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原创 SystemVerilog for循環中的fork join_none
module test; initial begin main(); end task main(); // fork join_any block1 fork
2020-06-23 19:34:58
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原创 SystemVerilog：如何處理UVM中的reset（第1部分）
即使聽起來很簡單，但在實際實現中，在UVM agent中處理reset也不是那麼簡單。 在本文中，我將介紹一種處理reset的通用機制，該機制可以在任何UVM agent中重複使用。 讓我們考慮一下，我們有一個具有以下架構的UVM age
2020-06-23 19:34:52
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原创 在python中將標準輸出stdout重定向爲"nothing"
跨平臺: import os import sys f = open(os.devnull, 'w') sys.stdout = f Windows: f = open('nul', 'w') sys.stdout = f Lin
2020-06-23 19:34:52
原创 UVM1.2 相對於UVM1.1的變化
新功能和更改功能 變量uvm_sequence_base::starting_phase已棄用，並由兩個新方法set_starting_phase和get_starting_phase取代，這些方法阻止在phase中間修改starting
2020-06-23 19:34:52
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原创 UVM中interface數組的set，get
從tb top使用uvm_config_db set interface數組，我這麼寫 for(i=`num_of_master;i>0;i--) begin uvm_config_db#(virtual tv_ahb_master_i
2020-06-23 19:34:40
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原创 ubuntu安裝ghdl最新版本
1. https://github.com/ghdl/ghdl.git 下載ghdl的開發版本 $ ./configure --prefix=/usr/local $ make 但是需要Ada compiler編譯器，還是需要下載安裝
2020-06-23 19:34:40
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原创 SystemVerilog隨機將一個數分解爲動態數組的和
我試圖隨機化一個動態數組，使所有元素的和等於一個數字。 我寫了一個代碼如下： class sim_cycles; rand int unsigned sim_cyc[]; int unsigned total_sim_cycle
2020-06-23 19:34:40
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原创 超時時殺死python subprocess子進程？
import subprocess as sub import threading class RunCmd(threading.Thread): def __init__(self, cmd, timeout):
2020-06-23 19:34:37
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原创 修復gvim (gvim:12292): GLib-GObject-WARNING **問題
百度了一下，提到的主要方法是： sudo apt-get remove vim-gnome sudo apt-get install vim-gtk 但是，試了一下，還是不行。 最後使用如下命令： sudo update-alte
2020-06-08 07:38:27
原创 華芯不死，熱血永存
從事集成電路行業有七八年了，很慶幸能踏入這個快速發展，技術密集的高科技行業。芯片驗證，是我所愛，所好，所行的工作。針對中國半導體產業的發展，網上已經有太多的文章，來給行業把脈診斷，開出藥方。各種各樣的聲音層出不窮，有唱衰的，大勢宣傳和外企
2020-06-08 07:38:27
原创 NVDLA uvm驗證環境深度解析
1.nvdla hw master github https://github.com/nvdla/hw/tree/master NVDLA Environment Setup Guide NVDLA Verification Suite
2020-06-08 07:38:27
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