原创 VHDL的GENERATE語句實現四位全加器
1位全加器 1位全加器接口如上圖所示，A爲被加數輸入端，B爲加數輸入端，C爲進位輸入端，CO爲進位輸出端，S爲和數輸出端。1位全加器表達式如下：S=A⨁B⨁CS =A \bigoplus B\bigoplus CS=A⨁B⨁C
2020-06-22 16:57:42
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原创 STM32上μC/Shell移植與應用
本着“停課不停學”的原則，在家也不能閒着，最近在進一步探索μC/OS時發現了μC/Shell，果斷決定嘗試一下。 Silicon Labs收購Micrium後，將其產品開源了，GitHub上可以下載代碼。https://github.co
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