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超強PCB佈線設計經驗談附原理圖(一）
在當今激烈競爭的電池供電 市場中，由於成本指標限制，設計人員常常使用雙面板。儘管多層板(4層、6層及8層)方案在尺寸、噪聲和性能方面具有明顯優勢，成本壓力卻促使工程師們重新考慮其佈線策略，採用雙面板。在本文中，我們將討論自動佈線功能的正確使用和錯誤使用，有無地平面時電流回路的設計策略，以及對雙面板元件佈局的建議。
自動佈線的優缺點以及模擬電路佈線的注意事項
設計PCB時，往往很想使用自動佈線。通常，純數字的電路板(尤其信號電平比較低，電路密度比較小時)採用自動佈線是沒有問題的。但是，在設計模擬、混合信號或高速電路板時，如果採用佈線軟件的自動佈線工具，可能會出現一些問題，甚至很可能帶來嚴重的電路性能問題。
例如，圖1中顯示了一個採用自動佈線設計的雙面板的頂層。此雙面板的底層如圖2所示，這些佈線層的電路原理圖如圖3a和圖3b所示。設計此混合信號電路板時，經仔細考慮，將器件手工放在板上，以便將數字和模擬器件分開放置。
採用這種佈線方案時，有幾個方面需要注意，但最麻煩的是接地。如果在頂層布地線，則頂層的器件都通過走線接地。器件還在底層接地，頂層和底層的地線通過 電路板最右側的過孔連接。當檢查這種佈線策略時，首先發現的弊端是存在多個地環路。另外，還會發現底層的地線返回路徑被水平信號線隔斷了。這種接地方案的可取之處是，模擬器件(12位A/D轉換器MCP3202和2.5V參考電壓源MCP4125)放在電路板的最右側，這種佈局確保了這些模擬芯片下面不會有數字地信號經過。
圖3a和圖3b所示電路的手工佈線如圖4、圖5所示。在手工佈線時，爲確保正確實現電路，需要遵循一些通用的設計 準則：儘量採用地平面作爲電流回路；將模擬地平面和數字地平面分開；如果地平面被信號走線隔斷，爲降低對地電流回路的干擾，應使信號走線與地平面垂直；模擬電路儘量靠近電路板邊緣放置，數字電路儘量靠近電源連接端放置，這樣做可以降低由數字開關引起的di/dt效應。
這兩種雙面板都在底層布有地平面，這種做法是爲了方便工程師解決問題，使其可快速明瞭電路板的佈線。廠商的演示板和評估板通常採用這種佈線策略。但是，更爲普遍的做法是將地平面布在電路板頂層，以降低電磁干擾。
圖1 採用自動佈線爲圖3所示電路原理圖設計的電路板的頂層
圖2 採用自動佈線爲圖3所示電路原理圖設計的電路板的底層
圖3a 圖1、圖2、圖4和圖5中佈線的電路原理圖
圖3b 圖1、圖2、圖4和圖5中佈線的模擬部分電路原理圖
有無地平面時的電流回路設計
對於電流回路，需要注意如下基本事項：
1. 如果使用走線，應將其儘量加粗
PCB上的接地連接如要考慮走線時，設計應將走線儘量加粗。這是一個好的經驗法則，但要知道，接地線的最小寬度是從此點到末端的有效寬度，此處“末端”指距離電源連接端最遠的點。
2. 應避免地環路
3. 如果不能採用地平面，應採用星形連接策略(見圖6)
通過這種方法，地電流獨立返回電源連接端。圖6中，注意到並非所有器件都有自己的迴路，U1和U2是共用迴路的。如遵循以下第4條和第5條準則，是可以這樣做的。
4. 數字電流不應流經模擬器件
數字器件開關時，迴路中的數字電流相當大，但只是瞬時的，這種現象是由地線的有效感抗和阻抗引起的。對於地平面或接地走線的感抗部分，計算公式爲V = Ldi/dt，其中V是產生的電壓，L是地平面或接地走線的感抗，di是數字器件的電流變化，dt是持續時間。對地線阻抗部分的影響，其計算公式爲V= RI,
其中，V是產生的電壓，R是地平面或接地走線的阻抗，I是由數字器件引起的電流變化。經過模擬器件的地平面或接地走線上的這些電壓變化，將改變信號鏈中信 號和地之間的關係(即信號的對地電壓)。
5. 高速電流不應流經低速器件
與上述類似，高速電路的地返回信號也會 造成地平面的電壓發生變化。此干擾的計算公式和上述相同，對於地平面或接地走線的感抗，V = Ldi/dt ；對於地平面或接地走線的阻抗，V = RI 。與數字電流一樣，高速電路的地平面或接地走線經過模擬器件時，地線上的電壓變化會改變信號鏈中信號和地之間的關係。
圖4 採用手工走線爲圖3所示電路原理圖設計的電路板的頂層
圖5 採用手工走線爲圖3所示電路原理圖設計的電路板的底層
圖6 如果不能採用地平面，可以採用“星形”佈線策略來處理電流回路
圖7 分隔開的地平面有時比連續的地平面有效，圖b)接地佈線策略比圖a) 的接地策略理想
6. 不管使用何種技術，接地迴路必須設計爲最小阻抗和容抗
7. 如使用地平面，分隔開地平面可能改善或降低電路性能，因此要謹慎使用
分開模擬和數字地平面的有效方法如圖7所示，圖7中，精密模擬電路更靠近接插件，但是與數字網絡和電源電路的開關電流隔離開了。這是分隔開接地迴路的非常有效的方法，我們在前面討論的圖4和圖5的佈線也採用了這種技術。
超強PCB佈線設計經驗談附原理圖(二）
工程領域中的數字設計人員 和數字電路板設計專家在不斷增加，這反映了行業的發展趨勢。儘管對數字設計的重視帶來了電子產品的重大發展，但仍然存在，而且還會一直存在一部分與模擬或現實環境接口的電路設計。模擬和數字領域的佈線策略有一些類似之處，但要獲得更好的結果時，由於其佈線策略不同，簡單電路佈線設計就不再是最優方案了。本 文就旁路電容、電源、地線設計、電壓誤差和由PCB佈線引起的電磁干擾(EMI)等幾個方面，討論模擬和數字佈線的基本相似之處及差別。
模擬和數字佈線策略的相似之處
旁路或去耦電容
在佈線時，模擬器件和數字器件都需要這些類型的電容，都需要靠近其電源引腳連接一個電容，此電容值通常爲0.1mF。系統供電電源側需要另一類電容，通常此電容值大約爲10mF。
這些電容的位置如圖1所示。電容取值範圍爲推薦值的1/10至10倍之間。但引腳須較短，且要儘量靠近器件(對於0.1mF電容)或供電電源(對於10mF電容)。
在電路板上加旁路或去耦電容，以及這些電容在板上的位置，對於數字和模擬設計來說都屬於常識。但有趣的是，其原因卻有所不同。在模擬佈線設計中，旁路電容通常用於旁路電源上的高頻信號，如果不加旁路電容，這些高頻信號可能通過電源引腳進入敏感的模擬芯片。一般來說，這些高頻信號的頻率超出模擬器件抑制高頻信
號的能力。如果在模擬電路中不使用旁路電容的話，就可能在信號路徑上引入噪聲，更嚴重的情況甚至會引起振動。
圖1 在模擬和數字PCB設計中，旁路或去耦電容(1mF)應儘量靠近器件放置。供電電源去耦電容(10mF)應放置在電路板的電源線入口處。所有情況下，這些電容的引腳都應較短
圖2 在此電路板上，使用不同的路線來布電源線和地線，由於這種不恰當的配合，電路板的電子元器件和線路受電磁干擾的可能性比較大
圖3 在此單面板中，到電路板上器件的電源線和地線彼此靠近。此電路板中電源線和地線的配合比圖2中恰當。電路板中電子元器件和線路受電磁干擾(EMI)的可能性降低了679/12.8倍或約54倍
對於控制器和處理器這樣的數字器件，同樣需要去耦電容，但原因不同。這些電容的一個功能是用作“微型”電荷庫。在數字電路中，執行門狀態的切換通常需要 很大的電流。由於開關時芯片上產生開關瞬態電流並流經電路板，有額外的“備用”電荷是有利的。如果執行開關動作時沒有足夠的電荷，會造成電源電壓發生很大變化。電壓變化太大，會導致數字信號電平進入不確定狀態，並很可能引起數字器件中的狀態機錯誤運行。流經電路板走線的開關電流將引起電壓發生變化，電路板走線存在寄生電感，可採用如下公式計算電壓的變化：V
= LdI/dt
其中，V = 電壓的變化；L = 電路板走線感抗；dI = 流經走線的電流變化；dt =電流變化的時間。
因此，基於多種原因，在供電電源處或有源器件的電源引腳處施加旁路(或去耦)電容是較好的做法。
電源線和地線要布在一起
電源線和地線的位置良好配合，可以降低電磁干擾的可能性。如果電源線和地線配合不當，會設計出系統環路，並很可能會產生噪聲。電源線和地線配合不當的PCB設計示例如圖2所示。
此電路板上，設計出的環路面積爲697cm2。採用圖3所示的方法，電路板上或電路板外的輻射噪聲在環路中感應電壓的可能性可大爲降低。
模擬和數字領域佈線策略的不同之處
地平面是個難題
電路板佈線的基本知識既適用於模擬電路，也適用於數字電路。一個基本的經驗準則是使用不間斷的地平面，這一常識降低了數字電路中的dI/dt(電流隨時 間的變化)效應，這一效應會改變地的電勢並會使噪聲進入模擬電路。數字和模擬電路的佈線技巧基本相同，但有一點除外。對於模擬電路，還有另外一點需要注意，就是要將數字信號線和地平面中的迴路儘量遠離模擬電路。這一點可以通過如下做法來實現：將模擬地平面單獨連接到系統地連接端，或者將模擬電路放置在電
路板的最遠端，也就是線路的末端。這樣做是爲了保持信號路徑所受到的外部干擾最小。對於數字電路就不需要這樣做，數字電路可容忍地平面上的大量噪聲，而不會出現問題。
圖4 (左)將數字開關動作和模擬電路隔離，將電路的數字和模擬部分分開。 (右) 要儘可能將高頻和低頻分開，高頻元件要靠近電路板的接插件
圖5 在PCB上布兩條靠近的走線，很容易形成寄生電容。由於這種電容的存在，在一條走線上的快速電壓變化，可在另一條走線上產生電流信號
圖6 如果不注意走線的放置，PCB中的走線可能產生線路感抗和互感。這種寄生電感對於包含數字開關電路的電路運行是非常有害的
元件的位置
如上所述，在每個PCB設計中，電路的噪聲部分和“安靜”部分(非噪聲部分)要分隔開。一般來說，數字電路“富含”噪聲，而且對噪聲不敏感(因爲數字電路有較大的電壓噪聲容限)；相反，模擬電路的電壓噪聲容限就小得多。兩者之中，模擬電路對開關噪聲最爲敏感。在混合信號系統的佈線中，這兩種電路要分隔開，如圖4所示。
PCB設計產生的寄生元件
PCB設計中很容易形成可能產生問題的兩種基本寄生元件：寄生電容 和寄生電感。設計電路板時，放置兩條彼此靠近的走線就會產生寄生電容。可以這樣做：在不同的兩層，將一條走線放置在另一條走線的上方；或者在同一層，將一條走線放置在另一條走線的旁邊，如圖5所示。在這兩種走線配置中，一條走線上電壓隨時間的變化(dV/dt)可能在另一條走線上產生電流。如果另一條走線
是高阻抗的，電場產生的電流將轉化爲電壓。
快速電壓瞬變最常發生在模擬信號設計的數字側。如果發生快速電壓瞬變的走線靠近高阻抗模擬走線，這種誤差將嚴重影響模擬電路的精度。在這種環境中，模擬電路有兩個不利的方面：其噪聲容限比數字電路低得多；高阻抗走線比較常見。
採用下述兩種技術之一可以減少這種現象。最常用的技術是根據電容的方程，改變走線之間的尺寸。要改變的最有效尺寸是兩條走線之間的距離。應該注意，變量 d在電容方程的分母中，d增加，容抗會降低。可改變的另一個變量是兩條走線的長度。在這種情況下，長度L降低，兩條走線之間的容抗也會降低。
另一種技術是在這兩條走線之間布地線。地線是低阻抗的，而且添加這樣的另外一條走線將削弱產生干擾的電場，如圖5所示。
電路板中寄生電感產生的原理與寄生電容形成的原理類似。也是布兩條走線，在不同的兩層，將一條走線放置在另一條走線的上方；或者在同一層，將一條走線放 置在另一條的旁邊，如圖6所示。在這兩種走線配置中，一條走線上電流隨時間的變化(dI/dt)，由於這條走線的感抗，會在同一條走線上產生電壓；並由於互感的存在，會在另一條走線上產生成比例的電流。如果在第一條走線上的電壓變化足夠大，干擾可能會降低數字電路的電壓容限而產生誤差。並不只是在數字電路
中才會發生這種現象，但這種現象在數字電路中比較常見，因爲數字電路中存在較大的瞬時開關電流。
爲消除電磁干擾源的潛在噪聲，最好將“安靜”的模擬線路和噪聲I/O端口分開。要設法實現低阻抗的電源和地網絡，應儘量減小數字電路導線的感抗，儘量降低模擬電路的電容耦合。
結語
數字和模擬範圍確定後，謹慎地佈線對獲得成功的PCB至關重要。佈線策略通常作爲經驗準則向大家介紹，因爲很難在實驗室環境中測試出產品的最終成功與否。因此，儘管數字和模擬電路的佈線策略存在相似之處，還是要認識到並認真對待其佈線策略的差別。
超強PCB佈線設計經驗談附原理圖(三）
佈線需要考慮的問題很多，但是最基本的的還是要做到周密，謹慎。
寄生元件危害最大的情況
印刷電路板佈線產生的主要寄生元件包括：寄生電阻、寄生電容和寄生電感。例如：PCB的寄生電阻由元件之間的走線形成；電路板上的走線、焊盤和平行走線會產生寄生電容；寄生電感的產生途徑包括環路電感、互感和過孔。當將電路原理圖轉化爲實際的PCB時，所有這些寄生元件都可能對電路的有效性產生干擾。本文將對最棘手的電路板寄生元件類型
— 寄生電容進行量化，並提供一個可清楚看到寄生電容對電路性能影響的示例。
圖1 在PCB上布兩條靠近的走線，很容易產生寄生電容。由於這種寄生電容的存在，在一條走線上的快速電壓變化會在另一條走線上產生電流信號。
圖2 用三個8位數字電位器和三個放大器提供65536個差分輸出電壓，組成一個16位D/A轉換器。如果系統中的VDD爲5V，那麼此D/A轉換器的分辨率或LSB大小爲76.3mV。
圖3 這是對圖2所示電路的第一次佈線嘗試。此配置在模擬線路上產生不規律的噪聲，這是因爲在特定數字走線上的數據輸入碼隨着數字電位器的編程需求而改變。
寄生電容的危害
大多數寄生電容都是靠近放置兩條平行走線引起的。可以採用圖1所示的公式來計算這種電容值。
在混合信號電路中，如果敏感的高阻抗模擬走線與數字走線距離較近，這種電容會產生問題。例如，圖2中的電路就很可能存在這種問題。
爲講解圖2所示電路的工作原理，採用三個8位數字電位器和三個CMOS運算放大器組成一個16位D/A轉換器。在此圖的左側，在VDD和地之間跨接了兩 個數字電位器(U3a和U3b)，其抽頭輸出連接到兩個運放(U4a和U4b)的正相輸入端。數字電位器U2和U3通過與單片機(U1)之間的SPI接口
編程。在此配置中，每個數字電位器配置爲8位乘法型D/A轉換器。如果VDD爲5V，那麼這些D/A轉換器的LSB大小等於19.61mV。
這兩個數字電位器的抽頭都分別連接到兩個配置了緩衝器的運放的正相輸入端。在此配置中，運放的輸入端是高阻抗的，將數字電位器與電路其它部分隔離開了。這兩個放大器配置爲其輸出擺幅限制不會超出第二級放大器的輸入範圍。
圖5 採用這種新的佈線，將模擬線路和數字線路隔離開了。增大走線之間的距離，基本消除了在前面佈線中造成干擾的數字噪聲。
圖 6 圖中示出了採用新佈線的16位D/A轉換器的單個碼轉換結果，對數字電位器編程的數字信號沒有造成數字噪聲。
爲使此電路具有16位D/A轉換器的性能，採用第三個數字電位器(U2a)跨接在兩個運放(U4a和U4b)的輸出端之間。U3a和U3b的編程設定經 數字電位器後的電壓值。如果VDD爲5V，可以將U3a和U3b的輸出編程爲相差19.61mV。此電壓大小經第三個8位數字電位器R3，則自左至右整個 電路的LSB大小爲76.3mV。此電路獲得最優性能所需的嚴格器件規格如表1所示。
此電路有兩種基本工作模式。第一種模式可用於獲 得可編程、可調節的直流差分電壓。在此模式中，電路的數字部分只是偶爾使用，在正常工作時不使用。第二種模式是可以將此電路用作任意波形發生器。在此模式中，電路的數字部分是電路運行的必需部分。此模式中可能發生電容耦合的危險。
圖2所示電路的第一次佈線如圖3所示。此電路是在實驗室中快速設計出的，沒有注意細節。在檢查佈線時，發現將數字走線布在了高阻抗模擬線路的旁邊。需要強調的是，第一次就應該正確佈線，本文的目的是爲了講解如何識別問題及如何對佈線做重大改進。
看一下此佈線中不同的走線，可以明顯看到哪裏可能存在問題。圖中的模擬走線從U3a的抽頭連接到U4a放大器的高阻抗輸入端。圖中的數字走線傳送對數字電位器設置進行編程的數字碼。
在測試板上經過測量，發現數字走線中的數字信號耦合到了敏感的模擬走線中，參見圖4。
系統中對數字電位器編程的數字信號沿着走線逐漸傳輸到輸出直流電壓的模擬線路。此噪聲通過電路的模擬部分一直傳播到第三個數字電位器(U5a)。第三個數字電位器在兩個輸出狀態之間翻轉。解決這個問題的方法主要是分隔開走線，圖5示出了改進的佈線方案。
改變佈線的結果如圖6所示。將模擬和數字走線仔細分開後，電路成爲非常“乾淨”的16位D/A轉換器。圖中的波形是第三個數字電位器的單碼轉換結果76.29mV。
結語
數字和模擬範圍確定後，謹慎佈線對獲得成功的PCB是至關重要的。尤其是有源數字走線靠近高阻抗模擬走線時，會引起嚴重的耦合噪聲，這隻能通過增加走線之間的距離來避免。