文章標題Vivado HLS（2015.4版本）使用教程（zynq 7010系列）

1.新建一個項目。
第一步：新建

第二步：核心算法文件。（可以跳過該步驟）

第三步：測試激勵文件添加。（可以跳過）

第四步：解決方案和開發板型號選擇。

2.編寫程序文件。（一般source文件(.h和.cpp)存到新建的src文件下，testbench文件(.cpp)存放到新建的test文件下。）

3.程序編寫完成後，進行C仿真（simulation）。

出來一個界面，直接默認跳過即可。
4.對接口進行約束。
第一步：進入核心算法文件。(比如：shift_led.cpp)
第二步：進行插入指令約束。

對下面界面進行配置。（選擇源文件就是對所有文件起限制作用，放到指令文件裏就是選擇該指令文件時才起作用。）

5.進行C綜合（synthesis）。
第一步：前面沒有設置核心文件，這裏需要添加上去，否則綜合（synthesis）時，會報錯。

第二步：進行C綜合（synthesis）。該步驟就是從C程序往Verilog程序（也稱爲RTL級代碼）轉。

6.進行C/RTL聯合仿真。（生成RTL級testbench文件，並直接進行激勵，生成波形文件。）

配置下面的頁面：

7.”solution”–“Export RTL”即可從HLS生成vivado下可用的IP核。（如果想看modelsIM的仿真結果，可以用modelsim到項目目錄下查看，例如：
G:\FPGA\HLS\ex1_vv\shift_led\solution1\sim\verilog\shift_led.wlf）